第二章（2）：时钟与同步接口

4. SYSREF信号

    在使用subclass1，且需要确定性延时的系统中，SYSREF信号应该接入到每个设备。每个设备都使用SYSREF信号来识别一个device clock的边沿，所有LMFC和frame clock都和该边沿对齐。由于LMFC和frame clock通常和character clock对齐，所以在调整LMFC和frame clock相位的同时，也应该调整character clock的相位。SYSREF信号为高有效，由device clock进行采样。每个设备都应该能使用上升沿进行采样，也可以允许使用下降沿采样。

    规范并不强制要求系统中所有的SYSREF完全一致。但是需要为每个设备生成SYSREF信号，并保证当所有设备采样到有效的SYSREF时，他们之间具有确定的关系。

    延时的不确定性主要由发送设备和接收设备之间LMFC和frame clock不对齐引起的。为了最小化该不确定性，需要使控制LMFC和frame clock相位的事件在时间上具有很高的确定性。对于subclass1而言，该该事件就是device clock采样到SYSREF从0到1变化的时刻。为了最小化发送设备和接收设备的LMFC之间的偏移，规范给出了以下建议。

•     最小化系统中device clock的偏差；
•     与device clock源同步的SYSREF信号，在每个接收设备侧应具有尽可能大的setup和hold时间；
•     SYSREF与device clock之间最好具有下图所示的时序关系。对于device clock频率很高的系统，要实现该时序关系很困难。可以通过调整SYSREF相位的方式，使设备采样其对应的SYSREF时的建立保持时间尽可能大。

    建议SYSREF和device clock使用同样的匹配方式。

    

5. Skew and misalignment budget

    偏斜（skew）是指本应该同时到达目的端的信号，其实际到达时间之间的偏差。系统内的多个环节都会引入该偏差，整个系统的设计应该能够容忍一定程度的偏斜。偏斜通常包含以下部分。

•     Interconnect skew：该偏斜是指link内不同lane之间，或者multipoint link的不同lane之间的偏差。这通常是由线长、介电常数的差异导致的。
•     Intra-device skew：该偏斜是指同一个设备内部的信号之间的偏差。在大多数JESD204设备中，应用层和SERDES的时钟域不同，且这两个时钟域之间的相位关系未知。而SERDES接收的数据需要跨时钟域送入应用层所在的时钟域。如果某个lane接收的数据没有及时到达，那么就要等到下一个周期才被读出。所以如果偏斜较大，可能导致不同lane之间存在一个周期数据的偏差。
•     Inter-device skew：该偏斜是指不同设备信号之间的偏差，多数情况下是由于时钟之间的偏差和不同设备的输入到输出的延时不同引起的。该偏斜通常大于intra-device skew。
•     Clock distribution skew：该偏斜由时钟分配电路、时钟输入管脚门限电压和时钟信号上升时间参数差异引入的。
•     SYSREF distribution skew
•     SYNC~ distribution skew：由同一个设备产生的、或者由多个设备同时产生的SYNC~之间的偏差。
•     Inter-device SYNC~ generation skew：多个设备产生的SYNC~之间的偏差。

    跨时钟域（从SERDES到应用层）是intra和inter-device skew的主要因素。大多数SERDES设备的本地并行时钟的一个周期对应20个串行比特。XAUI则假设最大的偏斜是20个UI（一个UI为一个串行比特周期）。所以从SERDES时钟域向应用层时钟域（frame clock）过渡时引入的最大延时偏斜是：10*F个UI。F是每个帧包含的octet个数，而每个octet对应10个串行比特周期。

    只有link之间才有Clock distribution skew，一个link内部的所有lane共享一个时钟，所以不存在clock distribution skew。

    在JESD204B subclass1设备中，检测到SYSREF上升沿的时刻决定了LMFC的相位。在TX设备中，LMFC的相位决定了何时发送alignment character；在RX设备中，LMFC的相位决定了何时从FIFO中读出接收到的alignment character。SYSREF分配过程中的偏斜将可能导致device clock在不期望的边沿采样到了SYSREF的上升沿，从而导致不同link间出现偏斜。上述相位关系中重要的是SYSREF和device clock的关系。如果SYSREF到其中一个link的延时大于其他link，而该link对应的device clock也有同样的延时，这种情况对系统影响非常小。

    下面的表格给出了link所能允许的最大偏斜。