ZYNQ-代码规范-资源链接

本文详细介绍了FPGA开发中的模块例化方法,包括计时模块和数码管静态显示模块的实例。同时,展示了如何使用参数化技术,如PWM模块中的参数设置。还提到了代码中可能出现的latch问题及其解决方案,并强调了避免使用TAB和使用英文路径的重要性。
摘要由CSDN通过智能技术生成

小梅哥
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sdk更改背景主题

模块例化:

moudle 模块例化使用 u_xx 表示。

20 //例化计时模块
21 time_count #(
22 .MAX_NUM (TIME_SHOW)
23 ) u_time_count(
24 .clk (sys_clk ),
25 .rst_n (sys_rst_n),
26 
27 .flag (add_flag )
28 );
29
30 //例化数码管静态显示模块
31 seg_led_static u_seg_led_static (
32 .clk (sys_clk ),
33 .rst_n (sys_rst_n),
34
35 .add_flag (add_flag ),
36 .sel (sel ),
37 .seg_led (seg_led )
38 );
 PWM #(
 .CNT_10MS(CNT_10MS),//例化parameter
    .CNT_2S(CNT_2S),
 .CHANGE_TIME(CHANGE_TIME),
 .PWM_OFFSET(PWM_OFFSET)
 ) inst_breath_led (
 .clk (clk),
 .rst_n (rst_n),
 .led (led)
 );

latch

代码里面出现 latch 的两个原因是在组合逻辑中,if 或者 case 语句不完整的描述,比如 if 缺少 else 分
支,case 缺少 default 分支,导致代码在综合过程中出现了 latch。解决办法就是 if 必须带 else 分支,case
必须带 default 分支。

TAB

建议不使用 TAB,全部使用空格。

路径

vivado不能用中文路径

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