Vivado FIR IP核

参考文档：pg149

一、FIR IP核配置简介

参考：P78~P87

1.1 Filter options

①选择滤波器系数输入方式：vector直接写入 / 导入.coe文件。
②滤波器类型：

• 单速率：表示输入与输出速率相同
• 其它：应用于多速率信号处理，具体可参考文档

1.2 Channel specification

①数据通道数量：如果设置多个数据通道的话，多通道数据通过总线接入IP核。
②输入数据采样速率及时钟频率。

补充：

• 当需要处理多路数据合并的串行数据时，可设置多个通道数，各通道间以Tlast信号隔开。常见情况是处理I、Q两路数据，这时可以在每次I路输入完后将s_tlast拉高，把两路信号隔开。滤波后的输出数据也是分多个通道并以tlast信号隔开。
• 采样频率和时钟频率的关系决定了输出数据的速率，即图中Clock cycles per output的值。
• 采样频率接近时钟频率时，滤波效果最好。

1.3 Implementation

①选择滤波器系数为有符号数 / 无符号数、量化方法、系数位宽
②输入数据类型、位宽、小数位数、近似方式、输出位宽

补充：

• 全精度下最大输出位宽 $OutputWidth=D_w+B$。
  其中，固定系数滤波器真正的最大位增长$B=ceil(lo{g}_2^{\sum _{n=0}^{N-1}|a_n|})$，$a_n$为第n个滤波器系数，$D_w$为系数宽度，N为滤波器阶数，ceil表示向上取整。
  参考：P64~P66
• 近似方式选择为截断时，可自行设置输出位宽。

1.4 Interface

①TLAST信号：

• 不需要：不添加该端口
• 矢量成帧：意味着期望tlast表示数据信道交错周期的最后一个样本
• 包成帧：以与数据路径相同的延迟将信号传递到输出数据通道tlast

补充：

• 当通道数设置为1时，一般不需要添加Tlast信号

②添加复位信号及时钟使能信号

1.5 接口

名称	方向	说明
aclk	输入	时钟信号
aresetn	输入	复位信号
s_axis_data_tvalid	输入	输入有效信号，置1表示输入IP核的数据有效
s_axis_data_tready	输出	准备信号，置1表示IP核可以接受数据输入
s_axis_data_tdata	输入	采样数据输入
s_axis_data_tlast	输入	通道周期的最后一个
m_axis_data_tvalid	输出	输出数据有效信号，置1表示IP核输出有效
m_axis_data_tdata	输出	FIR滤波器输出
m_axis_data_tlast	输出	通道一个周期的最后一个采样

二、MATLAB波形数据生成

clc;
clear;
close all;
f1= 1e6 ; %主要信号的频率
f2= 5e6 ; %杂波频率
fs= 50e6 ; 
N=fs/f1;
t =(0:N-1)/fs; 
x1= sin(2*pi*f1*t) ; 
x2= cos(2*pi*f2*t) ; 
y0 = mapminmax(x1 + x2) ;  
y1 = floor(y0*(2^10-1)+2^10) ; %位宽为11的波形数据

fid = fopen('wave3.txt', 'wt') ; 
fprintf(fid, '%x\n', y1) ;
fclose(fid) ;

%时域波形
figure(1);
subplot(211);
plot(t,x1);
hold on ;
plot(t,x2) ;
subplot(212);plot(t,y1) ;

%频域波形
f = (-N/2 : N/2 - 1) * (fs/N) ;
figure(2) ;
plot(f, abs(fftshift(fft(y0, N)))) ;

三、MATLAB生成滤波器系数

📄在命令行中输入filterDesigner，进入滤波器设计工具。生成的信号频率点为1MHz和5MHz，这里设计低通滤波器滤除5MHz的杂波。

📄点击左下角第三个来对滤波器系数量化，这里滤波器运算设置为定点数，量化位宽设置为11。

📄点击Targets，导出.coe文件，并将其拷贝到Vivado工程目录下。

四、FIR IP核仿真

4.1 IP核参数设置

• 滤波器系数来源设置为COE File，并载入上面生成的.coe文件。
• 采样频率和时钟频率设为50MHz。
• 系数和输入数据设置为12位无符号数（这里需要设置的大一点，否则输出数据会出现错误）。
• 添加复位端口。
• 其它保持默认。

📄载入滤波器系数后，可在左侧看到滤波器的幅频响应：

4.2 仿真

`timescale 1ns / 1ps


module fir_tb();

reg clk;
reg rstn;
reg s_axis_data_tvalid;
reg [15:0] s_axis_data_tdata;
wire s_axis_data_tready;
wire m_axis_data_tvalid;
wire [31:0] m_axis_data_tdata;

reg [10:0] rd_data [50-1:0];//存取读入数据的数组

initial begin
    clk = 1'b0;
    forever begin
        # 10;
        clk = ~clk;
    end
end

integer i;

initial begin
    s_axis_data_tvalid='b1;
    i=0;
    s_axis_data_tdata='b0;
    rstn=1'b0;
    $readmemh("这里换成你数据文件的路径",rd_data);
    #5;
    rstn=1'b1;
    forever begin
        @(negedge clk)begin
            s_axis_data_tdata=rd_data[i];
            if(i==50-1)begin
                i=0;
            end
            else begin
                i=i+1;
            end
        end
    end
end

fir_compiler_0 fir_compiler_u (
  .aclk(clk),                              // input wire aclk
  .aresetn(rstn), 
  .s_axis_data_tvalid(s_axis_data_tvalid),  // input wire s_axis_data_tvalid
  .s_axis_data_tready(s_axis_data_tready),  // output wire s_axis_data_tready
  .s_axis_data_tdata(s_axis_data_tdata),    // input wire [15 : 0] s_axis_data_tdata
  .m_axis_data_tvalid(m_axis_data_tvalid),  // output wire m_axis_data_tvalid
  .m_axis_data_tdata(m_axis_data_tdata)    // output wire [31 : 0] m_axis_data_tdata
);
endmodule