VHDL语法总结
##VHDL数据类型转换
- STD_LOGIC_1164包集合
- TO_STD_LOGIC_VECTOR(A)----由BIT_VECTOR转换为STD_LOGIC_VECTOR
- TO_BIT_VECTOR(A) -----------由STD_LOGIC_VECTOR转换为BIT_VECTOR
- TO_STD_LOGIC(A)-------------由BIT转换成STD_LOGIC
- TO_BIT(A) --------------------由STD_LOGIC转换成BIT
- STD_LOGIC_ARITH包集合
- CONV_STD_LOGIC_VECTOR(A, 位长) ----由INTEGER,UNSDGNED,SIGNED转换STD_LOGIC_VECTOR
- CONV_INTEGER(A)---------- ----------- 由UNSIGNED,SIGNED转换成INTEGER
- STD_LOGIC_UNSIGNED包含集
- CONV_INTEGER(A) ----------------------- 由STD_LOGIC_VECTOR转换成INTEGER
信号(signal) | 变量(variable) | |
---|---|---|
赋值 | <= | := |
定义 | 在结构体architecture中 | 在进程process中 |
适用范围 | 全局 | 某个进程中 |
延迟 | 有 | 无 | <