学习笔记之microelectronic(4)——adder

最新推荐文章于 2021-11-30 09:09:12 发布

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一个多位加法器可以由多个一位加法器拼接而成，其加法器的逻辑表达式为：

$S=A_{i}\oplus B_{i}\oplus C_{i}$

$C_{i}=A_{i}\cdot B_{i}+C_{i-1}(A_{i}+ B_{i})$

由这个表达式可以得出一个简单的电路就是ripple adder，将前一级的进位输出放到后一级的进位输入上这样多个全加器串联起来就可以得到一个多位加法器。然而这样简单的电路对于现今的计算机速度发展趋势并不符合要求，前一级从输入到输出会产生一个延迟，而如果全加器添得太多，高位的延迟就会累加到甚至肉眼可见。存在这个问题的关键原因是进位的不能同时产生，如果说进位可以同时产生那么高位就不需要花时间等待所有低位进位产生了。

首先明确需要在carry上改动那么就需要在下面的上进行理解上的升华

$C_{i}=A_{i}\cdot B_{i}+C_{i-1}(A_{i}+ B_{i})$

这个式子可以划分为两部分

$A_{i}\cdot B_{i}$ ——这一部分可以看作本位是否产生进位，当两个输入都为1时这个式子结果就是1，因此这一部分称为generate

$C_{i-1}(A_{i}+ B_{i})$ ——这一部分可以看作是对前一位进位的传播，因为当两个输入其中一个为1时另一个为0，则表示本位并没有产生进位，唯一影响整个 $C_{i}$ 就只有前一位为进位而已。为了迎合S中的符号，并在逻辑电路中更好表达，一般而言会将这里的 $(A_{i}+ B_{i})$ 改为 $(A_{i}\oplus B_{i})$ 。由真值表可知这样的改变并不会影响整个表达式的逻辑。这一部分称为propagate

由此可得：

$C_{i+1}=G_{i+1}+P_{i+1}\cdot C_{i}$

也就是说：

$C_{1}=G_{1}+P_{1}\cdot C_{0}$

$C_{2}=G_{2}+P_{2}\cdot C_{1}$

……

如果说将 $C_{1}$ 的表达式代入 $C_{2}$ 中，那么就可得到 $C_{2}$ 仅关于 $C_{0}$ 的表达式，以此类推就可以得到之后所有位的表达式

将其转化为逻辑电路，就可以得到我们所需要的carry look-ahead adder（CLA），其所有的进位都是同时生成，只要输入可用， $C_{0}$ 可用就可以出结果了。其电路结构如下所示

除此之外减少延迟的方法还有carry select adder，其设计理念就是事先将carry可能出现的两种结果作为输入算出来，然后等到真实的carry可用时便可以直接通过multiplexer选择需要的结果。这个在处理位数较高的计算时比较合适，其可以将所有的位划分成好几个组，每个组用一个这个玩意，这样所需要的延迟也就是前一组carry的延迟而已了，其结构如下图所示