【ZYNQ PS】第4篇：通过AXI Lite（AXI GP）协议，PS端改变PL端寄存器需要多久时间？

最新推荐文章于 2024-08-06 16:48:31 发布
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本文探讨了在ZYNQ PS中，通过AXI Lite协议改变PL端寄存器所需时间的影响因素。实验结果显示，修改一个寄存器的时间与供给PS7_0_axi_periph IP的时钟频率成反相关，非线性关系。当时钟分别为200M和100M时，所需时间约为150ns和225ns。此外，ARM端代码运行时间和工作频率决定了数据到达IP前的时间，约为150ns。
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PS端修改寄存器code如下：
在这里插入图片描述
顺序执行代码，修改同一个寄存器，看看需要多久时间。

BD文件中连线如下：

在这里插入图片描述
通过ila0抓取AXI lite协议中的WDATA信号线，同时ila0中再抓取一个10M的时钟进行参考，给ila的时钟是PS端出来的200M时钟。

同时，PS端通过AXI GP接口的数据线会先经过PS7_0_axi_periph IP，然后输出，ila抓取的WDATA信号就是该IP数据的信号，给PS7_0_axi_periph IP的时钟为PS端出来的200M的时钟。

抓取到的波形如下ÿ

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ZYNQ开发系列——使用AXI4LITE接口进行PS和PL交互
gzy0506的博客
04-04 8088
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 ZYNQ开发系列——使用AXI4LITE接口进行PS和PL交互前言PS端AXI接口AXI4LITE slave模块的设计 前言 前面我们讲到使用AXI4LITE来作为总线接口来实现PS和PL的交互。同时我们为了支持《从零开始研发GPS接收机连载系列》博文的内容，将PS端的内容与我的ZYNQ7030+AD9363硬件平台进行同步。 PS端AXI接口 在ZYNQ7030+AD9363平台中，PS端也是规划为使用AXI4LITE总线与PL进行.
ZYNQ——AXI总线
m0_54369128的博客
01-23 1263
这时可以利用向导生成对应的 IP。用户自定义 IP 核可以拥有 AXI 4 LiteAXI4 AXI Stream PLB 和 FSL 这些接口。后两种由于 ARM 这一端不支持，所以不用。AXI协议严格的讲是一个点对点的主从接口协议，当多个外设需要互相交互数据时，我们需要加入一个 AXI Interconnect 模块，也就是 AXI 互联矩阵，作用是提供将一个或多个 AXI 主设备连接到一个或多个 AXI 从设备的一种交换机制（有点类似于交换机里面的交换矩阵）。
AXI总线协议学习
weixin_58624086的博客
12-26 1001
AXI总线协议
AXI-LITE使用教程（二）
最新发布
qq_52538756的博客
08-06 1387
本期文章将讲述xilinx-vivado-AXI-LITE的程序，下期会讲解如何将AXI-LITE植入自己的代码中。
ZYNQ芯片AXI 协议和PL和PS接口互联
chinamaoge的博客
03-02 3619
AXI 协议 Zynq可扩展平台的性能不仅在于PS与PL的功能强大，最大的优势在于能把二者联合起来使用以形成完整体系。其中，起到至关重要作用的就是通过AXI总线协议实现两部分的紧密联合。 在介绍AXI协议之前先介绍先进的微控制器总线结构（Advanced Microcontroller Bus Architecture，AMBA）。AMBA是一个开放标准，概述了如何在SoC中连接和管理...
ZYNQ-PS与PL交互(AXI_LITE)
weixin_46046124的博客
03-03 653
两种设计，一种由PS通过AXI_LITE将数据放入PL端的BRAM中，但后读出。另外一种PS端通过AXI_LITE将数据直接写入到PL端。
ZYNQ PS与PL通过AXI-LITE连接，在Linux下直接读写PL的物理地址，实现PS与PL的交互
qq_36365231的博客
01-08 1957
ZYNQ开发，如果PL与PS的交互方式仅为AXI-Lite总线的话，在Linux下可以通过直接访问PL的寄存器物理地址来实现PS-PL的数据交互。测试代码的PC开发平台为Ubuntu18.04，QT5。ZYNQ为7020，并移植了Linux系统和Ubuntu16.04的最小系统。
基于AXI-Lite实现PS-PL通信
DoReM12的博客
09-29 628
zynq实验，通过AXI-Lite实现PS与PL区之间的简单读写功能，其中PS端作为主机，PL端作为从机。PS向PL发送控制指令，以控制PS区LED呼吸灯的频率，利用PL的按键，PS读取从PL端的数据
ZYNQ中AXI4-Lite实现PS与PL通信
zhujiyong1997的博客
11-24 3983
ZYNQ中PS与PL使用AXI4-Lite接口通信，PS端为master，PL端为slave，通过读写寄存器完成数据通信。
ZYNQ 之PS 和PL 互联技术之AXI
weiweiliulu的专栏
06-29 1676
1. ZYNQ 概述 2. AXI 概述 AXI (Advanced eXtensible Interface)是xilinx 从6系列fpga开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。主设备和从设备之间通过握手信号建立连接。当从设备准备好接收数据时，会发出ready信号。当主设备的数据准备好时，会发出和维持VALID信号，表示数据有效。数据只有在valid 和ready信号都有效的时候才开始传输。 在zynq中，支持AXI-LITE，AXI4 和AXI S...
ZYNQ linux AXI 读写,ZYNQ linux下AXI_BRAM的使用方法，PS与PL端数据交互
weixin_42394257的博客
05-13 1168
1、AXI总线、AXI接口、AXI协议总线是一组传输通道，是各种逻辑器件构成的传输数据的通道；接口是一种连接标准，又常被称为物理接口；协议是数据传输的规则。PS与PL连接方式主要是通过AXI总线进行的。ZYNQ上的总线协议有AXI4, AXI4-Lite, AXI4-Stream三种总线协议。而PS与PL之间的接口(AXI-GP、AXI-HP、AXI-ACP)只支持AXI4与AXI4-Lite这两...
FPGA系统性学习笔记连载_Day4 Xilinx ZYNQ7000系列 PS、PL、AXI 、启动流程基本概念篇
ONEFPGA的博客
06-29 2610
Zynq 就是两大功能块，PS 部分和 PL 部分， 说白了，就是 ARM 的 SOC 部分，和 FPGA部分。其中，PS 集成了两个 ARM Cortex™-A9 处理器，AMBA®互连，内部存储器，外部储器接口和外设。这些外设主要包括 USB 总线接口，以太网接口，SD/SDIO 接口，I2C 总线接口，CAN 总线接口，UART 接口，GPIO 等。 三、PS 和 PL 互联技术 3.1、ZYNQ 作为首款将高性能 ARM Cortex-A9 系列处理器与高性能 FPGA 在单芯片内紧密结合的产品，
基于AXI4_LITE的PS与PL的交互专题
wangjie36的博客
08-12 1406
1. PS端采用AXI_GP接口，且 PS 端为主机，PL为从机，PS与PL中间传输数据的总线为 AXI4_Lite。 2. PS端有4个AXI_GP接口，其实两个PS为主机，PL为从机；另外两个，PS为从机，PL为主机。 3. PL端的模块相对于PS就是一个外设。PL 既然是外设，那么 PS 端就有对应的地址和寄存器。① 其中 0x4300_0000 为起始地址，又称之为 基地址；0x4300_FFFF 为结束地址。基地址可以理解为PL端模块的ID号。 ② 第二个地址为 0x4300_0004，
【ZYNQ】PS和PL数据交互丨AXI总线（主机模块RTL代码实现）
电子德彪西的博客
04-18 3669
AXI总线是ARM公司提出的片内高速总线协议，具有读写通道分离、高带宽、高可靠性、底延迟等特点。本文尝试分析AXI总线的应用场景和时序特点，并以一种情况为例用RTL代码实现了AXI4总线接口协议 。
VIVADO+ZYNQ7000入门四，PS与PL的AXI总线通信
malcolm_110的博客
09-11 7428
快速索引目标预备知识工程实例 目标 你好！ 预备知识 我们 工程实例 创建一个空白工程，创建过程可以参考这里 https://blog.csdn.net/malcolm_110/article/details/107222944 Creak block design 添加zynq block 添加一个AXI_GPIO模块 添加点击自动布线 在弹出窗口中打勾 效果如下，我们可以看到系统会自动添加了一个AXI转换器，一端连接到了ARM核，一端连到了AXI的设备上，我们这里用的是
通过AXI4-Lite总线，实现PL和PS数据交互
qq_61486136的博客
01-17 1804
2，选择具有AXI4接口，并取名，确定保存位置3，接口类型----Lite，接口模式----Slave，位宽32bit，之后Edit IP，Finish。
zynq入门系列（1）AXI_Lite总线使用方法—上（PS PL通过BRAM双工通信）
jiuxi233的博客
10-27 4063
（一）引言 第一次写博客，算是记录一下2021年开始zynq和fpga方向入门学习的东西吧，算是督促自己学习。 为什么突然想起写博客，在学习过程中，所有店铺的教程的pdf，都讲了如何去使用搭建一个例程，有部分关键信息没有给讲解。比如正点原子zynq 教程 sdk篇 bram的工程，对初学者最重要的其实是AXI_Lite总线的使用，但是官方并没有过多的讲这部分的原理，我们只是按照教程复制黏贴，回过头来在恍然发现错过了非常重要的东西，我想写的第一个就是bra...
zynq开发系列6：创建AXI IP实现PS对PL的数据配置（步骤一）
Never Give Up
04-07 976
在Vivado开始界面选择Manage IP，新建一个名为custom_ip的文件夹专门存放IP核 新建一个IP，Tools 下打开 Create and Package New IP 在 IP Catalog 下可以看见很多官方IP，User Repository下才是自己的IP，我之前跟着视频做了一遍，直接用得别人呼吸灯的代码但是因为按键复位高电平和别人板子不一样没办法运行，懒得直接修改原先IP再更新到工程里，就直接新建一个IP看能否成功。下面有些图中名字为breathe_led_ip，不要惊慌，.
zynq7020 ps往pl端通过axi lite写值超慢
05-01
Zynq7020是一款集成了CPU和FPGA的器件，其中PS端是CPU，PL端是FPGA。通过AXI Lite接口进行数据读写时，可以实现PS和PL之间的快速通信。但是有时候可能会出现写值超慢的情况。 造成写值超慢的原因可能有很多，以下是一些可能的原因： 1. 写入的数据量过大，导致传输时间过长。 2. AXI Lite协议的延迟时间较长，导致传输速度变慢。 3. 设计中存在大量的读写操作，导致总线拥堵，访问速度降低。 4. 设计中存在一些资源瓶颈，如缺乏有效的缓存、DMA控制等。 针对这些问题，可以采取以下的解决方案： 1. 减少数据传输量，尽可能减小管道中数据的大小，提高传输效率。 2. 优化AXI Lite协议，减少延迟时间，提高传输速度。 3. 合理安排读写操作，尽量避免过多的读写操作。 4. 对设计中的资源瓶颈进行优化，尽量提高系统的整体性能。 总之，要解决写值超慢的问题，就需要仔细分析问题的根源，采取正确的解决方案，提高系统的性能和稳定性。
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