verilog之语法记录

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Verilog 教程高级

timecale

`timescale 仿真时间单位/时间精度

注意：用于说明仿真时间单位和时间精度的 数字只能是1、10、100，不能为其它的数字。而且，时间精度不能比时间单位还要大，最多两则一样大，比如：

`timescale 1ns/1ps
`timescale 100ns/100ns

begin…end

Verilog中分阻塞赋值和非阻塞赋值两种：

• 组合逻辑多用阻塞赋值，此时使用begin···end语句，将一条执行完再执行下一句，即顺序执行。
• 时序逻辑多是并行执行，多用非阻塞赋值，begin···end语句的作用只是相当于函数的花括号，将一段语句划分成块，但是在块里语句依然是并行执行的。