FPGA
文章平均质量分 67
FPGA开发
三遍猪
这个作者很懒,什么都没留下…
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Xilinx 7系列FPGA固件配置
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118电压VCCBATT,AES key存储在FPGA’s battery-backed RAM中的时候需要接,VCCO_0是JTAG配置管脚所在的专用Bank,VCCO_14和VCCO_15是多功能引脚所在Bank,CFGVBS,接地或者VCCO_0,配置方式,QSPI,选001,...原创 2021-11-09 21:52:52 · 808 阅读 · 0 评论 -
Xilinx xdma Linux平台使用
Linux下载Xilinx_Answer_65444_Linux_Files_rel20180420.zip,修改xdma/libxdma.c,添加,#include <linux/slab.h> /*add by zc*/编译,$ cd xdma$ make测试,xdma:xdma_mod_init: desc_blen_max: 0xfffffff/2684354...原创 2019-05-06 20:41:41 · 12225 阅读 · 11 评论 -
Xilinx TPG IP使用
参考配置tpg配置,frmbuf_wr配置,在zynqmp上输入,# media-ctl -d /dev/media0 -pMedia controller API version 4.19.0Media device information------------------------driver xilinx-videomodel Xilinx Video Composite Deviceserial bus inf原创 2021-09-14 16:31:19 · 2644 阅读 · 0 评论 -
Vivado使用Tcl命令下载FPGA
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118使用# vivado -mode tcl****** Vivado v2020.1 (64-bit) **** SW Build 2902540 on Wed May 27 19:54:35 MDT 2020 **** IP Build 2902112 on Wed May 27 22:43:36 MDT 2020 *原创 2021-07-22 00:17:14 · 1480 阅读 · 0 评论 -
黑金AX7350注意事项
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118eth用户手册里写错了,phy地址是1,不是3,坑货!原创 2021-04-13 01:50:55 · 891 阅读 · 0 评论 -
FPGA 乘法器 浮点运算
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118参考在Verilog中直接调用*实现乘法器,其延迟和占用资源如何?浅谈乘法器的用法FPGA乘法器方案请教FPGA 中的有符号数乘法乘法器两种实现方式,DSP Slice或组合逻辑,前者速度高,不占用逻辑资源,后者一般用于小位宽运算,延迟小。仿真验证,待续。。。...原创 2021-04-03 03:15:20 · 1441 阅读 · 0 评论 -
Xilinx FPGA clk_wiz IP使用
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118使用注意一点,其中Drives选项,BUFG我开始忘记选择了,总是编译报错,原创 2021-03-17 22:36:45 · 1691 阅读 · 0 评论 -
Xilinx申请IP证书license
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118申请比如,用到10G以太网MAC IP,没有license是没法编译过代码的,进入官网到这个IP首页,点击申请license,...原创 2021-03-17 22:23:01 · 1821 阅读 · 0 评论 -
Verilog开发环境搭建
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118参考Icarus Verilog for WindowsIcarus Verilog 教程在Windows 10下配置和使用Icarus Verilog (iverilog)和GTKWavemshr-h/vscode-verilog-hdl-supportEclipse Verilog editorverilog搜索Mar原创 2021-02-16 21:40:13 · 1619 阅读 · 0 评论 -
Verilog C语言联合仿真
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118参考vivado与modelsim的联合仿真找到了Modelsim和C联合仿真的接口—ModelSim FLIVCS中verilog和C语言混合仿真不要问大哥为什么是C语言,而不是Python啥的,因为大哥是搞嵌入式Linux的,C最熟,C最全能。Modelsim待续。。。...原创 2021-02-09 22:08:57 · 1386 阅读 · 3 评论 -
Xilinx FPGA RAM FIFO
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118参考FPGA block RAM和distributed RAM区别【FPGA】关于Xilinx芯片中Block RAM和Distributed RAM 的区别浅谈XILINX FPGA CLB单元 汇总 (CLB、LUT、存储单元、Distributed RAM、移位寄存器、多路复用器、进位逻辑(Carry Logic))物原创 2021-01-30 23:50:38 · 1508 阅读 · 1 评论 -
ProASIC3 A3P060功能和应用分析
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118A3P060Figure 4-1 provides a simplified block diagram of the physical implementation of the building blocks ineach of the CCCs.Hardwired I/O refers to global input pins原创 2021-01-22 00:35:37 · 1753 阅读 · 1 评论 -
Xilinx Microblaze使用
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118参考Utilizing PS memory to execute Microblaze application on Zynq Ultrascale原创 2021-01-18 16:27:23 · 1833 阅读 · 2 评论 -
Xilinx 7 Series万兆网IP使用
方法万兆网IP,axi-dma,axi-pcie-bridge,搭建一个基于FPGA的万兆网卡,移植petalinux-2015.2.1的驱动到Ubuntu16.04.6上,测试结果如下,qe@qe-pc:~/project$ ./iperf3 -s-----------------------------------------------------------Server liste...原创 2019-09-14 16:59:46 · 3943 阅读 · 5 评论 -
Xilinx SDK使用
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118创建Linux工程点击File > New > Application Project,自动弹出下面的窗口,按如下配置,选择工程模板,两个都可以选,区别是Hello World工程会自动添加一个C文件(该文件完成向终端输出Hello World的功能),Empty工程没有添加任何文件,后面需要手动创建,后面开发工程原创 2020-12-22 17:22:21 · 3880 阅读 · 0 评论 -
Xilinx Petalinux安装和使用
petalinux-v2018.2 rootfs配置开发用到的常用工具,使能如下选项,Filesystem Packages → base → util-linux util-linux-mkfsFilesystem Packages → base → e2fsprogs [*] e2fsprogs [ ] e2fsprogs-dev ...原创 2019-02-19 10:58:35 · 10775 阅读 · 1 评论 -
Verilog学习和使用
作者QQ群:852283276微信:arm80x86微信公众号:青儿创客基地B站:主页 https://space.bilibili.com/208826118运算符**表示次幂。系统函数$clog2AR# 44586 13.2 Verilog $clog2 function implemented improperly求一个数以2为底的对数,并向上取整,用于计算需要多少位宽。module tb;parameter A = clog2(325);function integer原创 2020-11-23 23:21:54 · 788 阅读 · 0 评论 -
Xilinx Alveo加速卡开发入门
VitisVivado这里要下载一些文件,但是要申请,回去让公司直接找FAE要吧,Xilinx是不推荐这样玩的,还是乖乖的用Vitis吧。问题AR# 73269试图在 Alveo U50 电路板上对配置内存器件进行编程时,如果将非配置分配信息 I/O 引脚设置为 "Pull-up"状态,则在对 MCS 进行编程时会出现以下错误:ERROR: [Labtools 27-2149] File /opt/Xilinx/Vivado/2019.2/data/xicom/cfgmem/bitfile/s原创 2020-10-12 23:22:30 · 8831 阅读 · 6 评论 -
Xilinx DMA IP使用
Xilinx共提供三种类型的DMA IP,AXI DMA,AXI CDMA,AXI VDMA,分别适配于AXI-MM,AXI-Stream等相互搬运场合。AXI DMA发送端通过Start of Frame bit (TXSOF)和End of Frame bit (TXEOF)来界定AXI-Stream上的包边界。TXSOF和TXEOF可以跨描述符,接收端也是类似,当包长度超过一个描述符长度时,会自动取下一个描述符来接收数据,通过RXSOF和RXEOF来界定一个包。首先设置DMACR.RS为1,通过原创 2020-07-30 10:30:20 · 2527 阅读 · 0 评论 -
Vivado HLS使用与注意事项
Vivado HLS 2019.2导出的IP在Vivado中例化丢失管脚Vivado HLS 2019.2有bug,导出某些ip的时候(有些IP是对的),对应的component.xml丢失管脚,其实.v/.vhd的文件是有这个管脚的,导致在Vivado中综合报错,你可以手动更改component.xml文件。2018.2的版本没有这个问题。...原创 2020-06-02 14:36:21 · 2121 阅读 · 5 评论 -
Xilinx Vitis安装和使用
ubuntu16.04.6安装Vitis,执行,$ chmod -Rf 777 /opt$ ./xsetup按照默认设置,桌面快捷方式安装失败,所以下次安装打时候就不要选这个了,安装路径/opt/Xilinx,安装完之后,加载License, 从Dash Board里面可以卸载Information Center,我很讨厌这个,接着安装下载器驱动,参考UG973,$ cd /opt/Xilinx/Vivado/2019.2/data/xicom/cable_drivers/lin64/insta原创 2020-05-30 17:45:04 · 7126 阅读 · 0 评论 -
基于FPGA的SATA Host速度协商和OOB实现
参考ug476方法验证平台为Xilinx ZC706开发板,xc7z045型号,收发器为GTX类似于xc7k325t,SATA3.0~SATA1。0的GTX配置均采用vivado的默认设置,数据宽度为16-20位,采用CPLL,CPLL VCO频率为3GHZ,N1=5,N2=4,M=1,D=1(SATA3.0),2(SATA2.0),4(SATA1.0),TXOUTCLKSEL在SA...原创 2019-11-17 17:28:57 · 2150 阅读 · 0 评论 -
Xilinx AXI EMC IP使用
参考2015.2 - UltraScale - How can I interface a STARTUPE3 primitive to axi_emc_ip or axi_quad_spi_ip so that I can access parallel NOR/BPI flash or QSPI flash after configuration?Vivado 2013.3 - AXI ...原创 2019-11-13 11:27:52 · 5070 阅读 · 0 评论 -
Vivado生成BIN/MCS文件
参考ug908 ug835AR# 44635 7 Series - EMCCLK considerations to ensure the FPGA completes the startup sequenceAR# 62034 7 Series - 2014.2/2014.3 write_bitstream error - EMCCLK pin must be programmed as...原创 2019-11-11 15:25:03 · 4452 阅读 · 0 评论 -
Xilinx Alveo加速卡开发环境搭建
参考网页版帮助官网Alveo U200 Data Center Accelerator Card首页资料Alveo U200需要看ug1289和ug1301原创 2019-10-12 21:51:59 · 5080 阅读 · 0 评论 -
Xilinx SDx 2018.3安装
方法ubuntu16.04.4,由于已经安装了Petalinux 2018.2,所以一些依赖软件包应该不需要再安装了,$ cd /media/j2/xilinx/Xilinx_SDx_2018.3_1207_2324/$ ./xsetup安装下载器驱动,安装完重启,$ cd ./Vivado/2018.3/data/xicom/cable_drivers/lin64/install_s...原创 2019-05-10 15:12:06 · 19084 阅读 · 5 评论 -
DDR3内存参数配置
CAS latency(CL)原创 2019-03-01 15:52:33 · 3396 阅读 · 0 评论 -
Win10 ISE14.7打不开
参考ISE 14.7安装教程最新版(Win10安装)C:\Xilinx\14.7\ISE_DS\settings64.bat C:\Xilinx\14.7\ISE_DS\ISE\bin\nt64\ise.exe->C:\Xilinx\14.7\ISE_DS\settings32.bat C:\Xilinx\14.7\ISE_DS\ISE\bin\nt\ise.exe...原创 2019-02-27 20:42:32 · 2719 阅读 · 0 评论 -
Altera Cyclone 4 GX FPGA PCIe SGDMA设计
参考PCI Express in Qsys Example Designshttps://fpgawiki.intel.com/wiki/Modular_SGDMAModular SGDMA Video Frame Buffer设计Cyclone IV GX不像Arria10的pcie-avmm带自带SGDMA,只能用altera提供的Modular SGDMA,这个模块还是以ver...原创 2018-10-07 14:37:17 · 5784 阅读 · 0 评论 -
Xilinx XSCT tcl命令行工具使用
XSCT打开xsct,zc@ubuntu:~/xilinx/fsbl/mwm178$ $PETALINUX/tools/hsm/bin/xsct$PETALINUX/tools/hsm/bin/xsct rlwrap: warning: your $TERM is 'xterm-256color' but rlwrap couldn't find it in the terminfo ...原创 2018-08-21 19:19:26 · 11751 阅读 · 0 评论 -
Altera FPGA SDI HDMI VIP Frame Buffer设计
数据流方向本驱动针对Altera SDI视频采集卡开发。 video data—-SDI—-VIP frame buffer control—-DDR3—-PCIEAltera VIP frame buffer control寄存器如下: Address Register Reader Writer Buffer Type Description...原创 2018-06-26 15:13:50 · 2757 阅读 · 0 评论 -
Xilinx FPGA PTP IEEE1588使用
参考TI:在KeyStone器件实现IEEE1588时钟方案One Step, Two StepsIEEE1588精确网络时钟同步协议简介 II原创 2019-08-02 15:51:12 · 11055 阅读 · 4 评论 -
Xilinx Vivado和SDK安装
参考方法以vivado2015.2.1为例,先安装vivado2015.2,再安装vivado2015.2.1更新包,选下面两个都可以,看需求,选上sdk,按需选择,添加license,安装完后卸载烦人的xic,xilinx information center...原创 2019-07-26 21:27:44 · 21747 阅读 · 2 评论 -
Xilinx ibert使用
方法以zc706上sfp光口外回环来测试,选择10.3125,10GBASE-R,时钟156.25MHz,这里时钟选择,FMC HPC的时钟,参考ug954或者原理图,系统时钟选择外部,vivado2015.2.1上选择GTX时钟会导致编译不过去,官网说是少了IBUFDS,配置好之后,选择检查一下example代码,之前用了一个第三方开发板,这些代码没有自动生成,但是zc706的...原创 2019-08-14 10:26:26 · 7054 阅读 · 2 评论 -
FPGA LVDS液晶屏
参考分享 4.3寸 TFT LCD 驱动板【CPLD+SRAM】【正点原子FPGA连载】第二十二章 RGB TFT-LCD彩条显示实验LVDS,LCD调试总结(持续更新)VGA编程接口讲解VGA Signal TimingLCD液晶屏支持RGB和LVDS两种模式,RGB信号接口,RGB的输入时序参数,显示区域1280x800,液晶屏的LVDS管脚,液晶屏的LVDS数据...原创 2019-08-19 21:33:02 · 3454 阅读 · 2 评论 -
Xilinx FPGA RapidIO SRIO
参考书籍《RapidIO The Embedded System Interconnect》 参考xilinx手册pg007《Serial RapidIO Gen2 Endpoint v4.1 LogiCORE IP Product Guide》host初始化直接看RapidIO的初始化,一些底层的比如物理层链路层之类的不需要关心,用到了再去看,毕竟都是基于芯片或者IP来开发。先...原创 2018-06-10 20:46:11 · 6392 阅读 · 0 评论 -
Xilinx zynq vivado工程搭建
方法新建工程,一路默认到选择器件,这里根据项目选择自己的芯片,新建Block Design,添加IP,这里先添加zynq,点击Run Block Automation,双击zynq的图标,配置CPU和外设,首先是时钟,我的是33.33MHz,FCLK是PS提供给PL用的时钟,配置DDR,这里只配了Memory Part参数,我们假定PCB Layout是完美的,配置外...原创 2019-08-21 14:19:56 · 1109 阅读 · 0 评论 -
FPGA实现HDMI接口
参考用FPGA实现HDMI基于FPGA的HDMI高清显示接口驱动HDMI的FPGA实现(二)HDMI的FPGA实现(一)ZEDBOARD 视频扩展板子上实现HDMI,代码zedboard 使用自制IP+HDMI显示HDMI的FPGA实现(二)[HDMI]FPGA上实现HDMI(1)...原创 2019-08-27 18:25:25 · 4924 阅读 · 1 评论 -
Xilinx IP核AXI Memory Mapped to PCI Express使用
时钟复位axi_areset可以用Xilinx IP核Processing System Reset来实现,将pcie slot的perstn管脚连入Aux_Reset_In,mmcm_lock连接到dcm_locked中断MSI InterruptWhen the msi_enable output pin indicates that the bridge has Endpoint ...原创 2019-08-28 21:13:32 · 6060 阅读 · 4 评论 -
Vivado使用与注意事项
Verilog语法检查能力差变量声明必须在处理之前,否则,vivado不报错,直接把process reg a部分优化掉,所以建议所以变量都声明在文件顶部,always @(...) begin process reg aendreg a;axi stream data fifo如果你不在block design中使用这个IP,那么GUI中设置的DATA宽度不会适配到生成的ver...原创 2019-09-27 10:12:57 · 18423 阅读 · 0 评论