hdlbits系列verilog解答（Exams/m2014 q4j）-68

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一、问题描述

实现以下加法器电路。FA表示全加器。

模块声明
module top_module (
input [3:0] x,
input [3:0] y,
output [4:0] sum);

思路：
利用前面写过全加器，然后实例化，最后级联。注意没有输入进位，SUM和的最高位是加数两个最高位相加的进位。

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二、verilog源码

module top_module( 
    input [2:0] a, b,
    input cin,
    output [2