verilog学习记（时序电路）

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    其实，在我看来不管学什么语言，必须去实践。其实，经过自己不断的打磨和练习，才能真正从错误中得到知识和经验。·前面一篇博文说到了逻辑电路和时序电路，其实我们今天可以写一个简单的时序电路，循环计数就可以了。

module count(clk, reset, data);
  
  input clk;
  input reset;
  output data;
  
  reg [3:0] data = 4'b0;
  
  always @ (posedge clk or negedge reset)
  if(reset == 0)
      data <= 4'b0;
  else
      data <= data + 1'b1;
  
endmodule

    上面的代码比较简单，就是对data计数。下面可以对这个module写一份testbench代码，

module count_t;
  
  reg clk;
  reg reset;
  wire [3:0] data;
  
  count t(clk, reset, data);
  
  initial
      clk = 0;
  always  
      forever  #5 clk = ~clk;
      
  initial
  begin
      #20 reset = 1;
      #200 $finish;
  end   
      
  initial
    $monitor("data = %d\n", data);
  
endmodule

    从测试代码上看，内容也非常简单。主要有三个信号，clk、reset和data信号。clk信号5ns翻转一次，reset信号20ns之后设置为高电平，而data信号呢就开始循环计数。等到数据到达15后，恢复为0。有兴趣，大家可以看看dataflow和wave是什么处理的。