FPGA采集LVDS视频(噪点去除)

最新推荐文章于 2024-04-29 19:14:05 发布
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分类专栏： FPGA.............. 文章标签： DM8168 FPGA Verilog 视频 噪点
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本文链接：https://blog.csdn.net/wu20093346/article/details/40780921
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        DM8168板上CameraLink视频输入部分是通过DS90CR288解串芯片和Cyclone IV配合工作的，初始调试之后，发现出现了噪点，这些点在明暗的交界之间闪烁，调整摄像头的光圈，还明显的发现有一圈圈的东西，网上查了查说是缺了数据线，于是就用SignalTap采了几次数据，发现以下现象：


        其中PORTA中的6位5位在相邻的两个下降沿，它们的值都改变，这貌似不正常，这种情况同样也发生在PORTB，而且除了5,6数据位，别的数据位也都会随机出现这种相邻两个下降沿数据突变的情况。估计视频上闪烁的点就是这些跳变的杰作。于是就是去找硬件原因，匹配电阻换了换值，换了换位置，测了差分对的幅度，还是无果而终。得出了几个可能性：

①DS90CR288解串芯片供电不足。

②差分线阻抗和100欧电阻不匹配(传输线短，可能性较小)。

③视频线不同步(做了等长处理，可能性小)

④TOP层走了视频数据线和时钟线，TTL信号对差分线上的电流造成了串扰？TTL离匹配电阻不够远？

        硬件上暂时没有确切的思路，希望有经验的前辈能看到我的现象给出指导，我这里先用Verilog想办法把这些相邻两个下降沿突变的点给抹平，也就是消除这些突变造成的闪点，再看看图像。添加三个缓存，用这三个缓存数据去判断，达到抹平以上突变点的目的。


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Marvin_wu
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Marvin_wu
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几天前写过FPGA采集LVDS视频(噪点去除)，当时的情况是CameraLink视频出现了很多噪点，不堪入目，硬件方面没有找到毛病，只能是用硬件描述语言对采集前端的FPGA重新进行了处理，效果上有所改善，实际上是自己在骗自己，硬件上有缺陷，视频数据源不准确的情况下，怎么处理都不太可能达到完美的效果。当时分析了四个可能性： ①DS90CR288解串芯片供电不足。 ②差分线阻抗和100欧电阻不匹配
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相信在不久的将来，利用FPGA对Cameralink数据进行接收解码的方案将被广泛应用于各个行业，为我们的生产和生活带来更多的便利和创新。而FPGA作为一种可编程逻辑器件，可以通过其强大的并行处理能力和高速的IO接口来实现对Cameralink数据的接收和解码。在这个过程中，FPGA作为一种灵活可编程的硬件平台，具有着极大的优势，成为了许多应用中的首选。本人在xilinx（赛灵思）A7，K7，V7，zynq7，ultrascale以及ultrascale+ 系列的FPGA上已经验证通过，相关项目已经交付。
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夏菠
04-16 7500
其中FPGA 控制模块为核心，通过它实现视频图像数据的获取、缓存、处理和控制各模块间通讯［1］。由CCD 相机对目标成像，高速图像数据由camera link 实时传输［2］，经信号转换电路把差分信号转换成FPGA 采用的TTL ( Transistor-Transistor Logic) 格式的数字图像信号，而后送入FPGA 进行滤波去噪处理，在FPGA 中完成图像滤波去噪处理功能和同步信号产生
FPGA ISP SmartBlur去噪
Tony
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视频拼接器
06-21 2410
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构建数字通信技术理论与实践之间的桥梁
11-28 3329
转载至 FPGA哪些事 微信公众号： 刚哥专栏008.诡异的噪声 刚哥FPGA那点事儿2015-10-20 午饭回来，有些犯困，正琢磨着打个盹儿，突然有人从后面拍了我一下。回头一看，原来是雷炎，他所在事业部做的都是高大上的项目，我们平时接触不多，不太熟悉。 他冲我笑道：“打扰你休息了。” 我赶紧站起来，道：“没关系，什么事？” 他靠在桌子上，道：“要不我就不找你了...
xilinx 7系列FPGA实现LVDS收发实例
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Cuiwenqicn的博客
07-12 1794
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飞凌imx6dl linux4.1.15 uboot2016 lvds闪屏问题记录 最近在用飞凌的imx6dl 开发板做一个医疗项目，屏幕用的时lvds接口 平台: imx6dl bsp: linux4.1.15, uboot2016, X11, qt5.6.2 问题1：屏幕不亮 开发板手册里只告诉如何连接，我连接好之后背光都不亮，这不是纯纯坑我吗。 原因： 万用表测量发现背光的 LCD_POWER_EN pin一直是低电平，软件上拉高后，背光点亮，屏幕可以显示了 具体改动如下：（需要先设置pin
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a412841321的专栏
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u011639933的博客
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fpga采集lvds信号数据对齐
07-30
FPGA（现场可编程门阵列）是一种集成电路芯片，具有高度可编程性和灵活性。而LVDS（低压差分信号）是一种常用的差分信号传输标准，具有低功耗和高带宽的特点。 对于FPGA来说，采集LVDS信号数据对齐是一个重要的问题。数据对齐是指在将多个LVDS信号输入FPGA之前，将它们的时序做出调整，使得这些信号在FPGA内部可以同时进行数据处理。数据对齐的目的是确保FPGA能够准确记录和处理输入信号。 在实现LVDS信号数据对齐时，一种常见的做法是使用时钟对齐技术。该技术通过使用一个高频的时钟信号来采样LVDS信号，以确保采样的时机一致。 首先，需要在FPGA内部生成一个与输入LVDS信号相同频率的时钟信号。这个时钟信号作为采样时钟，用于控制时序的调整。其次，需要将LVDS信号输入到FPGA的输入引脚，同时使用时钟信号进行采样。采样完成后，可以得到与LVDS信号具有相同频率的数字信号。 然后，通过对FPGA内部的数字信号进行时序分析和处理，可以实现数据的对齐。通过对齐，输入的多个LVDS信号就可以在FPGA内部进行并行处理了。 总之，FPGA采集LVDS信号数据对齐是通过使用时钟对齐技术来实现的。通过生成相同频率的时钟信号对LVDS信号进行采样，然后在FPGA内部进行时序调整和处理，从而实现对数据的精确记录和处理。这种技术在许多应用中都具有重要的意义，如高速数据采集和图像处理等。

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