千兆数据接收，HDMI显示设计（三）——千兆数据流存储和HDMI显示

一、概述

数据经过千兆以太网发送到FPGA 后，经过CRC校验和过滤无效帧后，我们就要提取视频数据了，并将数据存入到DDR3中，再将视频数据通过HDMI显示。

二、设计实现

1. 由于我在上一个设计中，已经实现了将数据写入DDR3再将数据读出显示到hdmi上的设计，所以本文章的内容便是将上一章节经过CRC校验和过滤无效帧后包里面的视频数据提取出来即可，如图2-1所示的设计框图。

图2-1 设计框图

 2. 设计波形图的要点就是根据计数器，在cnt等于49的时候，将产生像素的标志拉高，这样便滤除了包头，在cnt计数到包长度减5的时候，将产生像素的标志拉低，这样便滤除了crc校验的后四个字节。在flag拉高的期间，便是像素数据。

三、结束

由于本模块涉及的信号少，较为简单，这里就不再详细叙述，注意好flag拉高拉低的判断依据就行。