实验五 集成序列信号发生器

一、实验要求

用计数器和数据选择器配合产生序列信号111101。

二、实验设备

1．Mini-FPGA开发板（Cyclone IV系列EP4CE6F17C8）；

2．主要集成电路：74161计数器、74153数据选择器、2输入与非门。

3．软件：Quartus II 13.1

三、设计过程

工作原理：

本实验用到利用74153数据选择器与74161计数器配合来输出111101序列，其中将74153数据选择器连接成8选1数据选择器，对应的输入数据通道依据所要求产生的脉冲序列接固定电平(这里只用到了6个数据通道)。再将74161计数器构成模为6的计数器，这里采用的是同步预置法来连接，而对应的三个输出连接到所构成的8选用1数据选择器的3个数据选择端。这样，对应的8选1数据选择器输出端就会随着总电路时钟信号而循环输出111101。

仿真电路图：

仿真电路图

四、实验结果及分析

波形仿真及下载测试结果分析：

在波形仿真时，将时钟信号设置适宜频率，可见对应的输出F循环输出111101，输出结果符合要求。

波形仿真图

下载测试时，将清零端CR和时钟信号CLK分别定位到key0和50MHz时钟信号，注：这里的CLK时钟信号要经分配后(本次实验为25分频)再接入信号端，同时另接一个输出口定位到LED7，用来观察其状态。然后，将序列串行输出端F定位到LED0,计数器三个输出分别定位到LED4，LED5，LED6。最后观察输出结果，结果输出正常。

下载测试电路图

五、实验总结

通过这次试验，一方面我更加了解熟悉中规模器件74161计数器、74153数据选择器的逻辑功能和使用方法，另一方面我学习并掌握序列信号发生器的设计方法。