2.1 实 验 目 的
学习表决器电路的设计方法并体会使用 HDL 进行设计的方法和优点。
2.2 实 验 仪 器 与 器 材
1. EDA 开发软件 一 套
2.微机 一 台
3.实验开发系统 一 台
4.打印机 一 台
5.其他器件与材料 若 干
2.3 实 验 说 明
本实验要求设计一个 7 人 表 决 电 路 ,从 理 论 上 讲 ,可 以 采 用 真 值 表 、布 尔 方 程 或 原 理 图 实 现 ,但 因 输 入 信 号 为 7 个 ,要 列 出 完 全 真 值 表 过 于 复 杂 。本 实 验 以 采 用 HDL 语言实现最为简便。实验框图如图 2.1 所示,下载时的管脚可根据实验系统自行安 排 。 图 2.1 表决器功能框图
2.4 实 验 要 求
1.任选一种方法设计并写出设计过程。
2.编写测试向量文件并进行功能仿真。
3.下载并验证。
2.5 实 验 报 告 要 求
1.写出编写的表决器源文件。
module seven(a,b,c,d,e,f,g,out);
input a,b,c,d,e,f,g;
output out;
assign out = (a+b+c+d+e+f+g >3)?1:0;
endmodule
2.写出测试向量文件。
`timescale 1ns / 1ns
module seven1;
reg a,b,c,d,e,f,g;
wire out;
seven U1(.a(a),.b(b),.c(c),.d(d),.e(e),.f(f),.g(g),.out(out));
always #10
begin
{a,b,c,d,e,f,g} = $random;
end
initial
begin
#(10*20) $stop;
end
endmodule
3.写出仿真和测试结果。