Verilog笔记（二）基本语法

1.标识符定义规则

在Verilog的基本语法中，标识符用于命名变量、模块、端口、信号等。以下是Verilog中标识符的定义规则：

1. 字符集：Verilog标识符可以由字母、数字和下划线组成。

2. 字母：字母可以是大写或小写字母，区分大小写。

3. 数字：数字可以用于标识符的中间或末尾，但不能作为首字符。

4. 下划线：下划线可以用于标识符的中间或末尾，但不能作为首字符。

5. 长度限制：标识符的长度可以是任意的，但只有前面的一部分字符会被考虑，超过限制的部分会被忽略。

6. 关键字：Verilog有一些保留的关键字，用于表示特殊的语法结构和功能，这些关键字不能用作标识符。

7. 命名规范：为了增加可读性，Verilog中的标识符通常采用一些命名规范，如使用有意义的名称、遵循驼峰命名法或下划线命名法等。

以下是一些示例符合Verilog标识符定义规则的标识符：

• count: 变量名
• input_data: 信号名
• MODULE1: 模块名
• clk: 时钟信号名
• my_counter: 变量名
• DATA_WIDTH: 参数名

需要注意的是，Verilog中的标识符具有作用域（scope）和命名空间（namespace），不同作用域下可以存在相同名称的标识符，但它们是不同的实体。合理命名和避免重复命名可以提高代码的可读性和可维护性。

2.关键字

Verilog中有一些保留的关键字，这些关键字具有特殊的意义，用于表示语言的语法结构和功能。以下是Verilog中的一些常见关键字：

1. 模块相关关键字：

   • module: 定义一个模块。
   • endmodule: 结束模块定义。
   • input: 声明输入端口。
   • output: 声明输出端口。
   • inout: 声明双向端口。
   • wire: 声明连线信号。

2. 数据类型和常量相关关键字：

   • reg: 声明寄存器类型。
   • integer: 整数数据类型。
   • real: 实数数据类型。
   • parameter: 声明参数。
   • localparam: 声明局部参数。
   • logic: 声明逻辑类型。
   • bit: 声明位类型。
   • byte: 声明字节类型。
   • signed: 声明有符号类型。
   • unsigned: 声明无符号类型。
   • const: 声明常量。

3. 控制结构和语句相关关键字：

   • if: 条件语句。
   • else: 否则语句。
   • case: 多路选择语句。
   • default: 默认分支。
   • for: 循环语句。
   • while: 条件循环语句。
   • repeat: 重复循环语句。
   • begin: 代码块的开始。
   • end: 代码块的结束。
   • always: 敏感触发器的块。

4. 时序和触发器相关关键字：

   • posedge: 正脉冲触发器。
   • negedge: 负脉冲触发器。
   • edge: 边沿触发器。
   • always_ff: 时钟触发的敏感块。
   • always_comb: 组合逻辑敏感块。
   • always_latch: 锁存器敏感块。

5. 实例化和连接相关关键字：

   • assign: 连接语句。
   • wire: 连线声明。
   • reg: 寄存器声明。
   • input: 输入端口声明。
   • output: 输出端口声明。

以上只是Verilog中的一些常见关键字，实际使用中还可能会遇到其他关键字。了解这些关键字的含义和用法对于正确编写Verilog代码非常重要。

3.注释

在Verilog中，有两种类型的注释可以用来在代码中添加注释说明，即单行注释和多行注释。

        (1) 单行注释：单行注释用双斜线（//）表示，在//之后的文本被认为是注释内容，直到该行结束。

以下是单行注释的示例：

// 这是一个单行注释

        (2) 多行注释：多行注释用斜线星号（/* */）括起来，位于这对括号内的文本都被视为注释内容。

以下是多行注释的示例：

/*
这是一个
多行注释
*/

Verilog注释可以用于解释代码的功能、目的、注意事项等，有助于代码的理解和维护。在编写代码时，良好的注释习惯可以提高代码的可读性，并方便他人理解和修改代码。

4.逻辑电平

Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑：

• 0：逻辑 0 或 "假"
• 1：逻辑 1 或 "真"
• x 或 X：未知
• z 或 Z：高阻

x 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。

z 意味着信号处于高阻状态，常见于信号（input, reg）没有驱动时的逻辑结果。例如一个 pad 的 input 呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1，下拉则为 0 

5.数据类型

1. 逻辑类型（Logic）：逻辑类型表示二进制位序列，可以表示0或1。逻辑类型有以下几种表示方式：

   • wire: 无符号的逻辑类型，通常用于表示连线和中间信号。
   • reg: 无符号的逻辑类型，通常用于表示寄存器或存储变量。

2. 位类型（Bit）：位类型表示单个二进制位，可以表示0或1。位类型有以下几种表示方式：

   • bit: 用于表示单个二进制位。

3. 整数类型（Integer）：整数类型表示整数值。整数类型有以下几种表示方式：

   • integer: 用于表示有符号整数。
   • time: 用于表示时间值。

4. 实数类型（Real）：实数类型表示浮点数或实数值。实数类型有以下几种表示方式：

   • real: 用于表示浮点数。

5. 参数类型（Parameter）：参数类型表示具有固定值的常量。参数类型有以下几种表示方式：

   • parameter: 用于表示模块内部的常量。
   • localparam: 用于表示局部常量。

6. 枚举类型（Enum）：枚举类型表示一组离散的取值。枚举类型有以下几种表示方式：

   • 使用enum关键字定义的枚举类型。

7. 结构体类型（Struct）：结构体类型表示多个数据成员的组合。结构体类型有以下几种表示方式：

   • 使用struct关键字定义的结构体类型。

8. 数组类型（Array）：数组类型表示具有相同数据类型的元素的集合。数组类型有以下几种表示方式：

   • 使用方括号[]表示的数组类型，如reg [7:0] my_array[0:9];。

除了上述常见的数据类型，Verilog还提供了更高级的数据类型，如字节类型（Byte）、有符号类型（Signed）、无符号类型（Unsigned）等，以支持更复杂的数据表示和操作。

在Verilog中，合理选择和使用适当的数据类型对于正确描述和模拟电路行为非常重要。根据需要选择最适合的数据类型，以确保代码的正确性和性能。