Verilog 命名规范

最新推荐文章于 2023-12-27 17:10:50 发布

weiweiliulu

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分类专栏：基础库

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虽然写了很久的代码，但是感觉自己命名规范这块一直欠佳。经常为起名而纠结。现在整理一些别人比较好的命名规范。后面遇到好的持续更新……//====== 模块命名======// 1. 命名缩写：将模块英文名称的各个单词首字母结合起来，形成3到5个字符的缩写。比如ArithmaTIc Logic

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虽然写了很久的代码，但是感觉自己命名规范这块一直欠佳。经常为起名而纠结。现在整理一些别人比较好的命名规范。后面遇到好的持续更新……

//====== 模块命名======//                                                                             
1. 命名缩写：将模块英文名称的各个单词首字母结合起来，形成3到5个字符的缩写。                           
   比如ArithmaTIc Logical Unit模块，命名为LUT,Data Memory Interface模块，命名为DMI。                  
   Decoder模块，命名为DEC                                                                             
2. 根据用途差分模块来命名。                                                                           
   ddr_test 是DDR的测试数据用例                                                                       
   ddr_app 是DDR 用户接口模块                                                                         
   adc_spi 是ADC的寄存器配置模块                                                                      
   adc_if  是ADC 的接口部分，interface

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虽然写了很久的代码，但是感觉自己命名规范这块一直欠佳。经常为起名而纠结。现在整理一些别人比较好的命名规范。后面遇到好的持续更新……//====== 模块命名======// 1. 命名缩写：将模块英文名称的各个单词首字母结合起来，形成3到5个字符的缩写。比如ArithmaTIc Logic
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