Verilog编程艺术(1)——第一部分 设计原则(第1章~第5章)

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Verilog编程艺术(1)

专业术语

缩写	全称	中文含义
EDA	Electronic Design Automation	电子设计自动化
SOC	System On Chip	片上系统
FPGA	Field Programmable Gate Array	现场可编程逻辑门阵列
ASIC	Application Specific Intergrated Circuit	专用集成电路
VHDL	VHSIC Hardware Description Language	一种硬件描述语言
VSG	Verilog Standards Group	Verilog标准化组
IP	Intellectual Property	知识产权
ATPG	Automatic Test Pattern Generation	自动生成测试向量
DFT	Design For Test	可测试设计
BIST	Built-in Self Test	内建自测
BSD	Boundary Scan Design	边界扫描测试
DUT	Design Under Test	要做测试的设计
RTL	Register Transfer Level	寄存器传输级
FSM	Finite State Machine	有限状态机
CGM	Clock Generation Module	时钟生成模块
RC	Race Condition	竞争条件
LSB	Least Significant Bit	最低为
MSB	Most Significant Bit	最高位
LHS	The Left Hand Side of the equation	表达式左侧
RHS	The Right Hand Side of the equation	表达式右侧
BA	Blocking Assignment	阻塞赋值
NBA	Nonblocking Assignment	非阻塞赋值
STA	Static Timing Analysis	静态时序分析
RTL_SIM		RTL仿真
NET_SIM		网表仿真
PS_SIM	post-synthesis netlist simulation	综合后网表仿真
PL_SIM	post-layout netlist simulation	布线后网表仿真

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IC设计流程

1.项目策划
流程：市场需求 → 可行性研究 → 论证决策

2.总体设计
流程：需求分析 → 系统方案 → 系统设计 → 系统仿真

3.详细设计和可测性设计
流程：功能分解 → 模块设计 → 模块仿真 → 系统仿真 → 综合网表 → 综合后网表仿真和分析

4.版图设计和时序分析
流程：布局布线 → 时序分析 → 网表仿真 → 各种检查验证 → 测试向量生成

5.加工和测试
流程：工艺设计与生产 → 芯片测试 → 芯片应用

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目录组织

1. src：存放设计代码，按模块分各个子目录。
2. sim：存放verilog写的drive和验证代码。
3. vrf：存放编译和运行脚本。
4. fpga：存放fpga使用的Verilog文件、coregen生成的文件、约束ucf文件、综合脚本和布线脚本。
5. impl：存放综合、STA、TMAX和Formality脚本。
6. work：综合、STA、TMAX、Formality、FPGA综合等的工作目录。
7. public：存放网表、SDF、SPEF文件和各种报告的公共目录。
8. project：存放各种文档的公共目录。

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Emacs快捷键

例子：

1. C-x：Ctrl+x；
2. S-x：Shift+x；
3. M-x：Alt+x或ESC+x。

命令	功能
C-x C-f	打开文件，出现提示时输入文件名
C-x C-v	打开一个文件，取代当前buffer
C-x C-s	保存文件
C-x C-w	另存为新文件
C-x i	插入文件
C-x d	打开目录，出现提示时输入目录名
C-x C-c	退出Emacs
C-x 1	返回到只有一个窗口状态
C-x 2	把当前窗口拆分为上下两个窗口
C-x 3	把当前窗口拆分为左右两个窗口
C-x k	关闭当前窗口
C-x b	切换窗口，出现提示时输入buffer名
C-x C-b	显示所有的窗口列表
C-x C-c	退出Emacs
M-x info	打开Emacs手册，进一步学习Emacs的使用
M-x find-file	打开文件，等同于C-x C-f
M-x upcase-region	把选定的region或后续区域做大写转换
M-x downcase-region	把选定的region或后续区域做小写转换
M-x doctor	你可以和一个心理医生对话

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★第五章编码风格

名字定义约定成俗的缩写

例如：

缩写	全称
clk	clock
rst	reset
addr	address
dat	data
rdy	ready
cnt	count
req	request
ack	acknowledge
uhc	usb_host_controlled
h2p	ahp_to_apb_bridge

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参考

[1] 《Verilog 编程艺术》 魏家明 编著
[2] 个人博客地址