--引入使用的库文件
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
--实体的定义
entity ult_ad_top is
generic(
rdadc_cmd_reg : std_logic_vector(7 downto 0) := x"54";
wradc_cmd_reg : std_logic_vector(7 downto 0) := x"14";
ad_bit_num : integer := 16
);
port(
clk_i : in std_logic;
rst_n_i : in std_logic;
pclk_i : in std_logic;
VHDL模块定义
最新推荐文章于 2023-08-26 18:21:18 发布
本文详细介绍了VHDL语言中模块的定义方法,包括输入、输出端口的声明,以及模块内部逻辑的设计。通过实例解析,展示了如何将复杂电路逻辑转化为VHDL模块,以应用于FPGA开发中。
摘要由CSDN通过智能技术生成