UVM 之SV数组

本文详细介绍了SystemVerilog中的数组类型,包括合并数组(packed array)和非合并数组(unpacked array),以及动态数组的使用,如创建、设置大小、删除元素等。此外,还讲解了队列的数据结构特性及其常用操作,以及关联数组的概念。
摘要由CSDN通过智能技术生成

数组的定义:

  An array is a collection of variables, all of the sametype, and accessed using the same name plus one or more  indices.

合并数组和非合并数组:packed array,unpacked array.

bit[ 7:0] c1; // packed array    数组大小放变量前面,类似向量 reg [7:0]  a;    wire  [3:0] bus;

bit [3:0] [7:0] j; // j is a packed array 注意,这里表示4个8位元素组成的数组,而不是8个4bit组成的数组
real ul [7:0]; // unpacked array  数组大小放变量后面,类似 单bit数组   

real si [3:0] ;含义4个1bit的元素的数组

int busB [1:0]; // unpacked array of 2 integers

bit busA [7:0] [31:0] ; // unpacked array of 8 32-bit vectors    8个32bit元素的数组 等价于 reg [31:0] busA [7:0];

 

这里的区别是:

bit [3:0] [7:0] A;

bit  [7:0] B [3:0];     可以把A作为一个整体来进行@A 判断,而对于B则不能整体来使用,必须用@B[0] @B[1]等。

这个packed只用于

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