【原创】SystemVerilog没有那么多的OVER---overwrite_override_overload

SystemVerilog继承了很多面向对象语言（OOP）的特性，因此很多人经常试图将一些OOP中的概念语法运用到SystemVerilog中，结果发现与期望的行为不一致，特别是在使用OOP的多态特性时经常会遇到overwrite和override，然后就会有人问那overload呢？本文将示例说明三者之间的差异.

1 overload

overload一般译为重载，是一个类中多态性的一种表现，指在一个类中定义了多个同名方法，它们或有不同的参数个数或者有不同的参数类型.例如：

function int func(bit sig)和function int func(int sig);        // 两个方法的参数类型不同

function int func(bit sig)和function int func(bit sig1，bit sig2); // 两个方法的参数个数不同  

这里需要注意，同名方法调用时，会根据参数列表确定调用哪个方法，重载不关心方法返回类型（所以，如果仅仅只是返回值不同的不是overload）.

虽然overload具有这么智能的调用特性，但是这个特性在SystemVerilog中并不支持.

【示例】 

【仿真结果】