EDA verilog语言 设计一个比较电路，当输入的8421BCD码大于5时输出1，否则输出0

module bcd_compare(input [3:0] bcd_in, output reg out);

 

    always @(*) begin

        if (bcd_in > 5) begin

            out = 1;

        end else begin

            out = 0;

        end

    end

 

endmodule

该电路将四位8421BCD码输入作为输入，并输出一个比较结果。如果输入的BCD码大于5，输出将设置为1，否则输出将设置为0。