数字IC笔面基础，面试100%涉及——跨时钟域处理（CDC相关知识点梳理和Verilog范例）

最新推荐文章于 2024-08-04 11:35:53 发布

IC_Brother

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分类专栏：数字IC设计文章标签： fpga开发

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面试100%涉及——跨时钟域处理

写在前面的话
CDC相关知识点梳理
CDC基础知识（要求必须会）
项目实践最重要
总结

写在前面的话

跨时钟域处理真的是个非常综合的话题，涉及到很多方式，多时钟域的处理对于设计工程师是个富有挑战的话题。CDC（Clock Domain Conversion）不仅涉及理论学习，还要求具备实践经验。只会书本上的知识点，而不去实践，很难彻底理解CDC方法，在面试中简单的几个问题就会露馅。
例如：系统有几个时钟？每个时钟频率和相位是什么关系？哪些模块涉及到跨时钟处理？单bit还是多bit？关键路径在哪里？ 等等

这里对大家的要求是最严格的，不仅要学会CDC理论知识，还要涉及到项目中的实践，了解时序分析并实际做过时序约束和时序报告处理相关的工作，也是前端设计工程师最后的重要工作，综合。

一篇博客真的很难理清所有知识点，强烈建议大家多学习，不管是书本、博客还是实际代码，只要之前没涉及，都可以了解了解。平常也多温习CDC相关的知识点，多尝试实践，理解每种方法的实现过程，优缺点，以及最重要的一点，将理论用于实际项目，真正搞好一个跨时钟域处理的工作，这样在面试中肯定有话题可以讲。

CDC相关知识点梳理

下面这张图是我在笔记中找到的，里面涉及到的关键词，感兴趣的同学可以多去了解了解

在这里插入图片描述

CDC基础知识（要求必须会）

单bit 慢到快

先看实现方法：
慢时钟到快时钟，为了避免亚稳态，最常用的方法是两级D触发器，也就是常说的“打两拍”。其基本原理是，当第一个触发器处于亚稳态时，仍有一个时钟周期用来恢复亚稳态。
同步器示意图： 在这里插入图片描述
除了上述这种，利用两个触发器处理慢时钟到快时钟的亚稳态，有些时候，我们需要采样慢时钟的变沿跳变，这时候就利用三个触发器加上边沿检测电路，电路示意图如下：

边沿检测同步器：
在这里插入图片描述
两个触发器用于同步信号，逻辑门用于检测边沿。

再看Verilog代码：

// -----------------------------------------------------------------------------
// Copyright (c) 2014-2022 All rights reserved
// -----------------------------------------------------------------------------
// Author : HFUT904  1320343336@qq.com
// File   : syn_s2f.v
// Create : 2022-11-09 15:50:52
// Revise : 2022-11-09 15:50:52
// Editor : HFUT Integrated Circuit Design & Research Center
// Verdion: V1.0
// Description: CDC同步器 慢时钟到快时钟
// -----------------------------------------------------------------------------
module syn_s2f (
	input 		clk 	,    		// Fast Clock
	input 		rst_n 	,			// Asynchronous reset active low
	input 		din	 	, 			// Signal to be synchronized
	output 		dout	,			// After synchronization signal
	output		up_down 			// edge
);

reg 	[2:0 ]	din_t 	;

always @(posedge clk or negedge rst_n) begin 
	if(~rst_n) begin
		din_t  <= 3'b0;
	end 
	else begin
		din_t  <= {din_t[1:0],din};
	end
end


//edge

assign up_down	=	din_t[1] && (~din_t[2]	);		//posedge 

endmodule

注意：一般设计中使用两级触发器就可以满足时序，三级触发器则是可以避免绝大部分的亚稳态，但是不能消除亚稳态的产生。亚稳态只能降低发生概率，不能完全消除。

单bit 快到慢

快时钟到慢时钟的单bit同步。分为三种情况：
（1）第一种，信号本身变化很慢，以至于快时钟域产生的信号可以被慢时钟采集到，这种称为电平信号。处理方法和同步器一样，采用两级触发器就ok。
（2）第二种，信号变化比慢时钟快，直接用慢时钟采样会漏掉，这种信号称为脉冲信号。处理方法是“在快时钟展宽，慢时钟同步打拍”
（3）第三种，信号兼顾电平信号和脉冲信号的特点，这时候需要用到握手协议。

这里考的比较多的就是第二种和第三种，第二种脉冲展宽也是用到了握手处理相关的方法。
握手处理这里就不介绍了，后面会单独出一篇博客，握手也是经常考的一个知识点，除了用在
先看实现思路
（1）在快时钟检查脉冲信号，检测成功输出高电平信号a，等待慢时钟反馈信号。
（2）慢时钟对信号a进行延迟打拍。
（3）慢时钟检测到信号a为高电平时，输出反馈信号给快时钟。
（4）快时钟接收到反馈信号，则拉低信号a。

ps：这里就是利用信号a，延迟打拍后重新反馈，类似握手处理。

再看波形
在这里插入图片描述

再看Verilog代码：快时钟展宽，慢时钟延迟打拍：

// -----------------------------------------------------------------------------
// Copyright (c) 2014-2022 All rights reserved
// -----------------------------------------------------------------------------
// Author : HFUT904  1320343336@qq.com
// File   : syn_f2s.v
// Create : 2022-11-10 16:15:28
// Revise : 2022-11-10 16:15:28
// Editor : HFUT Integrated Circuit Design & Research Center
// Verdion: v1.0
// Description:  CDC 单bit 快到慢 快时钟展宽，慢时钟延迟 
// -----------------------------------------------------------------------------
module syn_f2s #(
		parameter  Pulse  = 1'b0 
	)(
	input 	rst_n 		,			// Asynchronous reset active low

	input 	clk_f 		,			// Fast clock
	input 	ple_f 		,			// Fast clock pulse

	input	clk_s 		,			// Slow clock 
	output 	ple_s 					// Slow clock pulse
	
);

wire  			clr_n 		;
reg   			ple_f_r 	;
reg 	[1:0]	ple_f2s_r 	;
reg		[1:0]	ple_s2f_r 	;

//Fast clock
always @(posedge clk_f or negedge rst_n) begin 
	if(~rst_n) begin
		ple_f_r  <= Pulse 		;
	end 
	else if(~clr_n) begin
		ple_f_r  <= 	1'b0  	;
	end
	else if(ple_f) begin
		ple_f_r	 <=  	1'b1 	;
	end
	else begin
		ple_f_r	<=	ple_f_r		;
	end
end

//Slow Clock
always @(posedge clk_s or negedge rst_n) begin 
	if(~rst_n) begin
		 ple_f2s_r  	<= 	2'b0	;
	end 
	else begin
		 ple_f2s_r		<= {ple_f2s_r[0],ple_f_r  };
	end
end

//Feedback
always @(posedge clk_f or negedge rst_n) begin 
	if(~rst_n) begin
		ple_s2f_r 	<= 2'b0;
	end 
	else begin
		ple_s2f_r 	<= {ple_s2f_r[0],ple_s};
	end
end

//assign 
assign 	ple_s 	=	ple_f2s_r[1]				;
assign 	clr_n	=	~(~ple_f && ple_s2f_r[1])	;


endmodule