异步fifo的设计（二）

这篇文章接上一篇文章讲，首先看一下异步fifo设计的整体框图：

    在该设计中会有6个小模块：

   1、fifo.v这个模块是顶层模块；

   2、fifomem.v:这个模块是fifo的内存缓冲器，该内存属于双端RAM

   3、sync_r2w.v:这个模块是将读指针rd_ptr同步化到写的时钟域；

   4、sync_w2r.v:这个模块是将写指针wr_ptr同步化到读的时钟域；

   5、rd_ptr_empty：这个模块是判断fifo是否处于空状态；

   6、wr_ptr_full:这个模块主要是判断fifo是否处于满状态；

其中代码如下：

 

module fifo #(parameter size_data=8,
              parameter size_addr=4)
(input wr_inc,wr_clk,wr_rst,
 input rd_inc,rd_clk,rd_rst,
 input [size_data-1:0]wr_data,
 output wr_full,rd_empty,
 output [size_data-1:0]rd_data,);
 
 wire [size_addr-1:0] wr_addr,rd_addr;
 wire [size_addr:0]wr_ptr,rd_ptr,wq2_rd_ptr,rq2_wr_ptr;
 
 sync_r2w m1(wr_clk,wr_rst,rd_ptr,wq2_rd_ptr);
 sync_w2r m2(rd_cl