FPGA仿真问题之Test bench name的设定

最新推荐文章于 2024-05-02 12:03:12 发布

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分类专栏： FPGA

本文链接：https://blog.csdn.net/LJKTWJJ/article/details/102489547

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在使用Modelsim Altera进行FPGA仿真时，遇到错误关键在于Test bench name的设定需与仿真文件名完全匹配。不一致会导致仿真失败，如将divider_tb设为diviedr。正确设置能避免Transcript中显示的错误。

摘要由CSDN通过智能技术生成

仿真过程错误情况

在用Modelsim Altera进行仿真时，需进行一系列的设置。其中，就包含Test bench name的设定。此时，就需要特别注意，设定Test bench name时，必须与仿真文件名完全一致。比如我的仿真文件名为divider _tb,结果设定为diviedr。否则就会出现如下图情况：在这里插入图片描述
打开Transcript查看，就会出现如下情况：

附设计文档代码及仿真代码（Verilog）

设计文档代码

module divider(
		clk,			//系统时钟输入
		rst_n,		//复位
		clk_1HZ,		//分频时钟，1HZ
		led,
	);
	
	input clk;
	input rst_n;
	output clk_1HZ;
	output led;
	
	reg [</