自定义IP--转载我之前的blog的内容

1，Xilinx官方为大家提供了很多IP核，用ZYNQ系统设计IP核，最常用的就是使用AXI总线将PS同PL部分的IP核连接起来。

接口是Slave，数据宽度是32位，IP内部的寄存器数量为4个。这样就可以生成一个AXI读写协议的Verilog代码，主要内容就是对4的寄存器进行读写。然后在里面对ip端口的数据进行通信。哪些寄存器配置为只读，只写，可读写模式。

把一些PL端与外部连接的引脚加入，形成AXI接口的IP挂载ZYNQ的AXI总线上。