55mW，10-bit，40-Ms/s奈奎斯特率CMOS ADC（二）

最新推荐文章于 2023-04-11 23:13:02 发布

小头菜籽

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分类专栏：模拟电路学习笔记 ADC 文章标签：射频工程

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4.4 DAC/增益运算放大器

4.4.1电路原理

4.5 stage1中的flash比较器电路/栅极电压电路

5 布局和测试结果

5.1 芯片布局

5.2 测试结果分析

4.4 DAC/增益运算放大器

图6. stage1内实现开关电容器DAC/增益的运算放大器。

4.4.1电路原理

MDAC运算放器的简化原理图如图6所示。信号路径包括两个NMOS差分对和米勒补偿电容器Cm。第一级编码（Mc1-Mc2）差分M1-M2对采用PMOS电流源（也采用级编码）作为负载，并驱动第二个差分对M4-M5的输入门。尾电流在一定程度上由固定电流I1/2提供，其余电流由共模反馈提供（通过M3的电流值为3I1/2）。

在轨道模式φ1高时，开关SWC关闭，共模反馈在围绕M1-M2到M4-M5和M3关闭。因此，电容器Ccm被充电到适当的值。放大模式期间，SWC被打开，共模反馈回路围绕M1-M2到电容器Ccm被闭合，这看起来像一个典型的开关电容器共模反馈回路。在1 GHz最坏情况下设计了闭环运放器的统一增益带宽。使用两级拓扑结构的原因主要是低电源(min. 2.7 V)和希望在输出处保持一个较大的电压摆动。由于输出阶段由于净空约束而不能进行级联编码，因此需要一个高增益的第一阶段来提供总体精度要求。模拟结果显示，开环增益约为90 dB。

其中是M1/M2的跨导，Cm为图6中的Miller电容，Cf是反馈电容，Cin是输入电容，Cr1-8是图4中的参考电容，Cpar是包含运放器输入电容的MDAC的求和结中的寄生电容。

参考图4

第一级flash比较器包括一个前置放大器和一个锁存器，如图7所示。前置放大器由一个驱动PMOS二极管连接负载的NMOS差分对组成，并围绕该电路执行自动零功能。如前所述，当将比较器的采样网络与MDAC的采样网络匹配时，会考虑了该前置放大器的闭环阻抗。它的输出应用于锁存器，最终生成CMOS级别并驱动MDAC块内的开关，如图4所示。

4.5 stage1中的flash比较器电路/栅极电压电路

图7. flash比较器电路图。

图8. boost输入开关。

在图4中，输入通过串联开关SWI传输到DAC/增益块。该开关为NMOS型，其栅极由升压boost电压（输入与Vdd（电源）相加的结果，）驱动，如图8所示。当应用高频输入信号时，通过降低与SWI相关的接通电阻和非线性电容来提高转换器的动态性能，这是通过上述参考的增强栅极驱动来实现的。

图9 .5 bit的stage2（缩放）

来，图9显示了ADC的stage2，根据图中的时序图，当φ2处于较高且stage1处于放大模式时，stage2处于跟踪模式，其输入Vin在电容器C2上进行采样。对Vin的采样发生在相对于共模电平的φ2下降边缘（图中的开关SWS）。当φ1变高时，其中一个电容器C2被运放器翻转，放大的残差被传递到下一阶段。该阶段输入的信号已经被阶段1保持，不需要对运放或比较器进行额外的速度限制。所有后续阶段都具有相同的拓扑，除了最后一个阶段是3位flash。此外，由于管道后端的电力原因，面积也被缩小了。