HDLbits Exams/ece241 2014 q1c

 module top_module (
    input [7:0] a,
    input [7:0] b,
    output [7:0] s,
    output overflow
); //
  
    wire [7:0] cout;
    //i=0
    assign s[0] = a[0] +b[0];
    assign cout[0] = a[0]&b[0];
    

//顺便复习一下昨天学的generate 
    generate
      genvar i;
        for (i=1;i<=7;i++) begin : addddd
            add i1(a[i],b[i],cout[i-1],s[i],cout[i]);
        end
    endgenerate
    assign overflow = ( ( cout[6]&(~a[7])&(~b[7]) ) |  (~cout[6])&( a[7])&(b[7]) )? 1:0;  
    // 第6位进1时，若a[7]和b[7]都是0，则发生符号溢出；若第6位进数为0，则a[7]和b[7]都是1时，相加为0，s[7]=0，发生符号溢出。
 
endmodule

//定义一个full_add 的module
    module add (input a1,input a2,input cin,output sum,output cout);
        assign sum = a1+a2+cin;
        assign cout = a1&a2|a1&cin|a2&cin;
    endmodule