[走近FPGA]之最大公约数算法实现

FPGA最初只是作为一种“粘合逻辑”，来实现不同芯片之间的连接和扩展。随着FPGA规模的扩大，其内部具备的查找表、乘法器、嵌入式存储器等资源逐步增加，使得FPGA具备实现需要大量运算、存储资源的数字信号处理/数值计算的能力。与之对应的是算法复杂度的也在逐步提升，对计算速度提出了更高的要求。由于FPGA内部资源较多，使用FPGA实现算法可以利用其内部查找表、乘法器等硬件实体实现并行运算，相比于纯软件实现方法通常会得到更好的性能。这是目前工程师们使用FPGA来实现算法的主要动力。但与软件方法实现算法不同，FPGA实现算法必须考虑FPGA内部硬件的连接关系、时序、控制等更为复杂的因素。受制于现在高校教育水平等诸多原因，大部分初学者对如何用FPGA来实现算法并不熟悉。因此本文介绍如何在FPGA上实现最大公约数算法，简单介绍在FPGA上实现算法的基本思想。希望通过本文的介绍，让各位朋友管中窥豹，初步形成如何用FPGA实现算法的基本概念。

辗转相除法是求解两个数的最大公约数最常用的方法，其计算步骤和正确性证明可以参考https://en.wikipedia.org/wiki/Euclidean_algorithm。例如，计算a=1071和b=462的最大公约数的过程如下：

用1071除以462得到余数为147: 1071 mod 462 = 147

用462除以147得到余数为21: 462 mod 147 = 21

用147除以21得到余数为0: 147 mod 21 = 0

此时余数为0，所以1071和462的最大公约数为21。

下图是该过程的C++实现，输入a和b，当b不为0时，不断进行上述过程直到b为0，此时a为最大公约数。各位同学有兴趣可以自行仿真上述代码并通过单步调试观察中间过程。

在验证算法的正确性后，可以进入算法实现阶段。在FPGA上实现该算法主要有以下两个步骤，首先需要优化算法，使算法更容易在硬件上实现。之后便是将算法模型转化为RTL模型，并用硬件描述语言将模型描述出来。下面分别介绍这两个步骤。

算法优化

在上述过程中，存在使用除法求余数的步骤。用硬件实现除法开销较大，一般情况下会考虑将除法替换为其它运算操作。由于除法和减法之间存在等价关系，除法取余数本质上是不断做减法直到被除数小于除数。在这里可以首先考虑将该使用减法实现求余操作，可以使用以下方式实现辗转相除法：

在以上代码中，当b大于a时交换a和b，确保a永远是两个数中较大的那个数。否则不断用a减去b得到a mod b，直到b为0，此时a的值即为a和b的最大公约数。至此，我们将算法优化为更易于硬件实现的版本：首先将取模使用减法实现，再减少减法器的数量，得到了用于最终实现的版本。

简要总结一下，优化算法的目标有以下几点：

1. 减少硬件开销

2. 提高吞吐率，降低延迟

3. 降低系统功耗

而要实现这些目标主要可以考虑以下优化方向：

1. 将复杂的计算模块用简单的替换，比如使用减法算余数，但可能会带来计算时间的增加

2. 通过量化等方法减少数据位宽

3. 提高系统的并行度，增加数据处理的并发性

4. 调整计算顺序，优化计算过程以更符合硬件结构

在算法优化完成以后，下一步便是设计合适的硬件结构。

硬件结构

对于一般性的数字系统而言，其基本结构可以分为控制逻辑和数据通路两个部分。数据通路包含运算电路和保存中间结果的寄存器，用以完成对数据的处理。而控制逻辑则产生对于数据通路的控制信号，控制数据通路来完成数据处理的全过程。基于上一节得到的优化后的算法，可以设计出如下图所示的核心计算电路。

中，control部分是控制逻辑。最基本的控制逻辑可以由状态机加以实现，而复杂的控制逻辑往往需要使用微码控制器甚至于专用的微控制器等。如果系统功能进一步复杂，则需要采用SoC（片上系