Verilog入门——4选1多路选择器及条件赋值语句表述方式

最新推荐文章于 2024-05-04 00:15:00 发布

吴不言不言

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分类专栏： EDA 文章标签： fpga开发

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本文详细介绍了如何使用Verilog语言设计并实现一个4选1多路选择器，通过条件赋值语句展示了如何根据输入信号S1和S0动态选择输出。模块中定义了网线型变量来实现逻辑功能。

摘要由CSDN通过智能技术生成

Verilog入门——4选1多路选择器及条件赋值语句表述方式以及详解

4选1多路选择器Verilog语言

module MUX41a (A,B,C,D,S1,S0,Y);//定义模型名为MUX41a，并将输入、输出端口信号都放入端口表
	input A,B,C,D,S1,S0,Y;		//定义输入端口信号 A,B,C,D,S1,S0,Y
	output Y;					//定义输出端口信号Y
	wire AT = S0 ? D : C ;		//定义网线型变量AT，当S0为1将D赋值给AT，当S0为0将C赋值给AT
	wire BT = S0 ? B : A ;		//定义网线型变量BT，当S1为1将B赋值给BT，当S1为0将A赋值给BT
	wire Y = (S1 ? AT : BT);	//定义网线型变量Y，当S1为1将AT赋值给Y，当S1为0将BT赋值给Y
endmodule						//结束模块