Verilog入门——4选1多路选择器及case语句表述方式以及详解

Verilog入门——4选1多路选择器及case语句表述方式以及详解

• 4选1多路选择器Verilog语言

module MUX41a(a,b,c,d,s1,s0,y);//定义模块名称为MUx41a，并将端口信号都放入端口名表
	input a,b,c,d;            //定义输入端口信号a,b,c,d
	input s1,s0;              //定义输入端口信号s1,s0;
	output y;                 //定义输出端口信号y;
	reg y;                    //定义信号y为寄存器变量
	always@(a,b,c,d,s1,s0)    //alwaya@引导过程语句，并将过程语句中的所有输入信号放在敏感信号表
		begin                 //begin引导语句块，相当于{
			case({s1,s0})     //case引导条件语句，同时将s1,s0并在一起
				2'b00:y=a;    //当s1s0=00时，将a赋值给y
				2'b01:y=b;   //当s1s0=01时，将b赋值给y
				2'b10:y=c;   //当s1s0=10时，将c赋值给y
				2'b11:y=d;   //当s1s0=11时，将d赋值给y
				default:y=a; //当s1s0为其他值时，默认将a赋值给y
			endcase          //结束case条件语句
		end                 //结束语句块，相当于}
endmodule                   //结束模块	

• 4选1多路选择器电路结构
  

-4选1多路选择器时序波形