[Verilog学习笔记]①基础知识

最新推荐文章于 2024-07-15 14:19:56 发布

RealWeakCoder

最新推荐文章于 2024-07-15 14:19:56 发布

阅读量744

点赞数 3

分类专栏： Verilog 文章标签： verilog

本文链接：https://blog.csdn.net/RealCoder/article/details/117336719

版权

本文详细介绍了Verilog HDL的基础知识，包括语言要素如空白符、注释符、标识符、转义标识符和关键字，数值表示，数据类型如物理数据类型（连线型、寄存器型）和抽象数据类型，以及运算符和表达式的使用。此外，还阐述了模块的基本概念和端口定义。

摘要由CSDN通过智能技术生成

一、Verilog HDL语言要素

1.空白符：

空白符包括空格符(\b)、制表符(\t)、换行符和换页符。在编译和综合时，空白符被忽略。

2.注释符

单行注释： //
多行注释: /*开始 */结束 (Verilog HDL由C语言发展而来)

3.标识符

标识符被用来命名信号名、模块名、参数名，可以是任意一组字母、数字、$符号和_的组合。需要注意的是，字母区分大小写，且第一个字符必须是字母或者下划线。

4.转义标识符

转移标识符以""开头，以空白结束

5.关键字

所有关键字都是小写的。

5.数值

四种基本逻辑数值状态

状态	含义
0	低电平、逻辑0,或“假”
1	高电平、逻辑1或“真”
x或X	不确定或位置的逻辑状态
z或Z	高阻态

整数及其表示:

数制	基数符号	合法表示符
二进制	b或B	0、1、x、z、？、_

最低0.47元/天解锁文章

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

RealWeakCoder

关注关注

3
点赞
踩
3

收藏

觉得还不错? 一键收藏
1
评论
复制链接

分享到 QQ

分享到新浪微博

扫一扫

专栏目录

verilog学习笔记（持续更新）

weixin_42123710的博客

04-16

1942

文章目录第二章 Verilog 基础知识2.1 Verilog HDL语言要素2.1.1 空白符2.1.2 注释符2.1.3 标识符2.1.4 关键字2.1.5 数值2.2 数据类型连线型寄存器型2.3 [运算符](https://www.cnblogs.com/anne-vista/archive/2013/04/04/2999544.html)和表达式2.3.1 算术操作符2.3.2 关系操作符2.3.3 相等关系操作符2.3.4 逻辑运算符2.3.5 按位操作符2.3.6 规约操作符2.3.7 移位操

Verilog HDL归约操作符

12-09

归约操作符在单一操作数的所有位上操作，并产生1位结果。归约操作符有:* & (归约与)如果存在位值为0, 那么结果为0；若如果存在位值为x或z，结果为x；否则结果为1。* ~& (归约与非)与归约操作符&相反。* (归约或)如果存在位值为1，那么结果为1；如果存在位x或z，结果为x；否则结果为0。* ~ (归约或非)与归约操作符相反。* ^ (归约异或)如果存在位值为x或z，那么结果为x；否则如果操作数中有偶数个1, 结果为0；否则结果为1。* ~^ (归约异或非)与归约操作符^正好相反。如下所示。假定,A = 'b0110;B = 'b0100;那么:B 结果为1& B 结果为0~ A 结

1 条评论您还未登录，请先登录后发表或查看评论

verilog 归约操作符

qq_36613247的博客

06-28

6300

一、归约操作符包括：归约与（&），归约与非（~&），归约或（|），归约或非（~|），归约异或（^），归约同或（~^）。二、归约操作符结果归约操作符只有一个操作数，它对这个向量操作数逐位进行操作，最终产生一个 1bit 结果。三、和其他不同逻辑操作符、按位操作符和归约操作符都使用相同的符号表示，因此有时候容易混淆。区分这些操作符的关键是分清操作数的数目，和计算结果的规则。1.逻辑操作符主要有 3 个：&&（逻辑与）, ||（逻辑或），!（逻辑非）。2.按位操作符

Verilog基础：简单标识符和转义标识符

最新发布

前进，才知道自己的渺小

07-15

579

标识符(identifier)是一个为了引用而给一个对象起的名字。一个标识符可以是一个简单标识符，也可以是一个转义标识符。本文将对两者进行详细阐述。

Verilog-语言要素和数据类型

Joyer_cc 的博客

03-29

1359

简介本文将涉及verilog的设计方法，探索使用verilog hdl描述数字电路，探索verilog的语言特性。内容总结于诚聘英才 > 在线课堂_西安电子科技大学微电子学院【电子】Verilog硬件描述语言西安电子科技大学蔡觉平等主讲_哔哩哔哩_bilibili 语言要素和数据类型语言要素空白符：空格符(\b)，制表符(\t)，换行符，换页符注释符：单行注释：单行注释以“//”开始多行注释：多行注释以“/*”开始，到“*/”结束 ...

2、Verilog HDL--语言要素

我要一步一步向前走

03-15

1476

1、空白符空格符（\b)、制表符（\t）、换行符和换页符。目的：主要是为了程序的易读性。 2、注释符单行注释：以“//”开始；多行注释：以“/*”开始，并以” ...

Verilog学习笔记1--基础知识

weixin_43291010的博客

04-18

481

1.1语言要素一、空白符包括空格符（\b）、制表符（\t）、换行符、换页符目的：为了程序的易读性二、注释符单行注释‘//’ 多行注释以‘/*’开头到‘*/’结束三、标识符用来命名信号名、模块名、参数名等，可以是字母、数字、$、‘_’（下划线）的组合，但必须以字母或下划线开头四、转义标示符以'\'符号开头，空白结尾五、关键字 verilog规定无法被用户定义六、数值状态含义 0 低电平，逻辑假 1 高电平，逻辑真 x或X 不

Verilog-HDL学习笔记

04-26

以上内容涵盖了 Verilog-HDL 学习笔记中的关键知识点，包括历史背景、数据类型、逻辑门、系统任务、内存加载以及模块实例等重要概念和技术细节，旨在帮助初学者快速掌握 Verilog-HDL 的核心知识体系。

verilog学习笔记

01-05

### Verilog学习笔记知识点概述 #### 一、Verilog模型的抽象级别 Verilog HDL是一种硬件描述语言，被广泛应用于数字系统的设计中。根据不同的设计需求，Verilog支持多种抽象级别的描述，主要包括： 1. **系统级...

EDA/PLD中的Verilog HDL 基本语法--标识符

12-09

4.1 标识符4.1.1 定义标识符( identifier）用于定义模块名、端口名、信号名等。 Verilog HDL 中的标识符( identifier )可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子： Count COUNT //与Count 不同。 R56_68 FIVE$ 4.1.2 关键词Verilog HDL 定义了一系列保留字，叫做关键词，附录A 列出了语言中的所有保留字。注意只有小写的关键词才是保留字。例如，标识符always (这是个关键词)与标识符ALWAYS(

深入浅出学Verilog--基础语法

孤独的单刀

09-09

4168

入门级Verilog教程之基础语法篇。

Verilog学习之路（3）— Verilog HDL的基础知识

qq_38113006的博客

11-27

8641

Verilog学习之路（3）— Verilog HDL的基础知识 一、语言要素 1、空白符空白符包括空格符(\b)、制表符(\t)、换行符和换页符。空白符使代码看起来结构清晰，阅读起来更方便。在编译和综合时，空白符被忽略。VerilogHDL程序可以不分行，也可以加入空白符采用多行编写。 initial begin a=3'b100; b=3'b010; end 和如下代码是一致的 initial begin a=3'b100; b=3'b010; end 2、注释符 Verilog HDL中运行

Verilog HDL中的标识符

热门推荐

yonggangsun的专栏

05-17

1万+

Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子： Count COUNT //与Count不同。 _R1_D2 R56_68 FIVE$ 　　转义标识符(escaped identifier )可以在一条标识符中包含任何

verilog中escape identifer 的用法

woodhorse007的专栏

11-07

1251

verilog 中的标志符如果有“[”，“]”等符号，必须使用转义符号“/”。“”后跟随的所有可打印的ASCII码直到一个空白符（空格，tab，回车）作为标志符。/inst1/inst2[3] “inst1/inst2[3]”是标志符。注意：一定要用转义符号“/”作为字符串的开头。

Verilog语言要素（三）

XDUryan的博客

03-12

1616

1 Verilog语言要素 1.3 常量（Constant Numbers）规范原文如下： Constant numbers can be specified as integer constants or real constants. 实际上Verilog有3种类型的常量：  integer(整型)  real(实型)  string(字符串型) – unsigned integer constant 1.3.1 数量（Numbers）规范原文截图如下： 1.3.2 整形常量（Integ

FPGA Verilog字符串转数字，以及数字转字符串的方法

ZLK1214的专栏

11-13

4734

在单片机C语言中，我们经常用/10,%10这样的方法将数字转换为字符串，反过来字符串转数字就用乘法：*10。 1829除以10，商182余9，得到个位数9。 182再除以10，商18余2，得到十位数2。 18除以10，商1余8，得到千位数1和百位数8。但是这种方法并不适合于FPGA。因为乘法器和除法器都比较庞大，如果用在for循环里面，最后编译出来的电路会非常复杂，搞不好会把整个fpga的资源全部用完。实际上，根本就不需要乘除法，我们只用加减法和移位就能搞定。数字本质上就是二进制码，字符串本质上就是B

Verilog常数赋值、字符串、标识符

keilzc的博客

11-09

6001

1.整数赋值按照Verilog 2005的标准：0-9、a-f、z、x称作数字位（digit）；表示数字正负的’+‘和’-‘视作一元操作符（unary operator）；常说的二进制、八进制、十进制、十六进制称作数字的基（base）；其在Verilog中的表示’b’、‘o’、‘d’、'h’称作基格式（base format）字符；表示常数的bit数称作size。Verilog使用到的字...