FPGA之道（75）静态时序分析（一）基本概念介绍

前言

本文来自于《FPGA之道》，一起看作者对于时序分析这一专题的理解。

基本概念介绍

在介绍时序分析之前，让我们先来了解一些相关的基本概念。

常用时间参数介绍

时序分析主要是针对时序逻辑来说的，而时序逻辑中最基本的单元则是寄存器，因此，本章节就让我们围绕下图来谈一谈与寄存器相关的一些重要的时间参数：

tsu

建立时间，英文全称setup time。它是指在有效的时钟边沿信号到来之前，端口D上数据持续稳定不变的时间，如上图中tsu所示。

建立时间要求

建立时间要求，指的就是要想寄存器能够如期的工作，在有效的时钟边沿信号到来之前，D端口上的数据至少需要持续保持稳定不变的时间，也就是寄存器能够正常工作所允许的最小tsu。注意，建立时间要求也可能为零甚至负数，它跟寄存器的类型和具体实现结构有关。

建立时间余量

建立时间余量 = tsu - 建立时间要求。如果建立时间余量大于等于0，则表示寄存器能够正常工作；否则，表示寄存器无法实现预期功能。

th

保持时间，英文全称hold time。与建立时间相对应，保持时间是指在有效的时钟边沿信号到来之后，端口D上数据持续稳定不变的时间，如上图中th所示。

保持时间要求

保持时间要求，指的就是要想寄存器能够如期的工作，在有效的时钟边沿信号到来之后，D端口上的数据至少仍需要持续保持稳定不变的时间，也就是寄存器能够正常工作所允许的最小th。注意，建立时间要求也可能为零甚至负数，它跟寄存器的类型和具体实现结构有关。

保持时间余量

保持时间余量 = th - 保持时间要求。如果保持时间余量大于等于0，则表示寄存器能够正常工作；否则，表示寄存器无法实现预期功能。

tco

时钟至输出延迟，英文全称clock to output delay。当寄存器clk端口的时钟信号与D端口的数据信号的时序关系满足建立时间和保持时间要求时，tco指的就是从时钟有效边沿到达寄存器时开始，到端口Q上稳定得到D端口采样的时间，如上图中tco所示。

Maximum frequency (or Minimum period)

最大时钟频率（或最小时钟周期）。它指的是在确保FPGA设计能够正确实现其功能的前提下，时钟信号所能允许的最大频率（或最小周期）。

线延迟与门延迟

通过【知己知彼篇->组合逻辑电路与时序逻辑电路】、【程序设计篇->编程思路->编写纯净的组合或时序逻辑】等相关章节的介绍，我们了解到，时序逻辑分为以寄存器为代表的存储功能部分和纯组合逻辑部分。其实，时序分析的目的，就是要确保时序逻辑的存储功能部分能够正确的储存我们想要它存储的数据，因此在上一章节中，我们围绕着寄存器，介绍了时序分析