数字时钟计数器（Verilog HDL语言描述）（仿真和综合）

目录

前言

主题

Verilog HDL设计代码

测试代码

仿真波形

ISE中综合

RTL Schematic

Technology Schematic

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前言

数字时钟计数器和我的前一篇博文：级联模60计数器（Verilog HDL语言描述）（仿真与综合）的级联思路几乎一样。

数字时钟计数器的秒、分用的是模60计数器，而时用的是模24计数器，所以呢，这篇博文可以先参考上两篇博文：

模24的8421BCD码计数器（Verilog HDL语言描述）（仿真与综合）

数字时钟计数器就是调用这两个模块组成的，思路我就不在写了，繁琐。直接看级联模60计数器就好了，反正都是级联的。

主题

Verilog HDL设计代码

//数字时钟计数器
module digital_clock(hour,min,sec,clk,rst_n,en);

input clk,rst_n,en;
output[7:0] hour, min, sec;

wire co_sec1,co_sec,co_min,co_min1;

counter60 u1(.clk(clk), .rst_n(rst_n), .en(en), .dout(sec), .co(co_sec1));
and u2(co_sec,en,co_sec1);
counter60 u3(.clk(clk), .rst_n(rst_n), .en(co_sec), .dout(min), .co(co_min1));
and u4(co_min,co_sec,co_min1);
counter24 u5(.clk(clk), .rst_n(rst_n), .en(co_min), .dout(hour));

endmodule

//模60计数器模块
module counter60(clk, rst_n, en, dout, co);
	input clk, rst_n, en;
	output co;
	output [7:0] dout;
	wire co10_1, co10, co6;
	wire [3:0] dout10, dout6;
	count10 U1(.clk(clk), .rst_