【Verilog HDL 训练】第 11 天（分频电路）

设计一个占空比50%的三分频电路。

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针对这个分频器，博文的末尾会给出一个反面教材，这是我上次写的一个分频器，看起来很好，其实是不能综合的。针对其中的错误，我令立博文记录之：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？

感谢学习道路上的前辈给予的指导：下面的分频器思路是：

画了个草图：

给出Verilog HDL描述：

module Freq_divide(
	input clk,
	input rst_n,
	output clk_divide

    );
	
	//先写一个占空比为1/3的分频时钟
	
	reg clk_1_3;
	reg [2:0] count;
	
	always@(posedge clk or negedge rst_n) begin
		if(!rst_n) begin
			count <= 0;
			clk_1_3 <= 0;
		end
		else if(count &#