【FPGA】ROM/EPROM的设计（使用case的方式初始化）

最新推荐文章于 2023-04-13 12:35:19 发布

李锐博恩

最新推荐文章于 2023-04-13 12:35:19 发布

阅读量2.3k

点赞数 4

分类专栏： Verilog/FPGA 实用总结区

本文链接：https://blog.csdn.net/Reborn_Lee/article/details/90671204

版权

上篇博文：【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化），提到了这篇博文中要用的方式初始化ROM，在代码中用case语句的方式，给一个地址，给一个数据。

很容易，通过异步的方式来给出代码设计：

`timescale 1ns / 1ps
//
// Create Date: 2019/05/29 11:25:09
// Design Name: 
// Module Name: rom_using_case
//
module rom_using_case (
input [3:0] address , // Address input
output reg [7:0] data    , // Data output
input read_en , // Read Enable 
input ce        // Chip Enable
);

       
always @ (ce or read_en or address)
begin
  case (address)
    0 : data = 10;
    1 : data = 55;
    2 : data = 244;
    3 : data = 0;
    4 : data = 1;
    5 : data = 8'hff;
    6 : data = 8'h11;
    7 : data = 8'h1;
    8 : data = 8'h10;
    9 : data = 8'h0;
    10 : data = 8'h10;
    11 : data = 8'h15;
    12 : data = 8'h60;
    13