【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化）

最新推荐文章于 2023-12-01 16:20:43 发布

李锐博恩

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分类专栏： Verilog/FPGA 实用总结区

本文链接：https://blog.csdn.net/Reborn_Lee/article/details/90666936

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这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。

Verilog描述：

`timescale 1ns / 1ps
//
// Create Date: 2019/05/28 23:15:15
// Design Name: 
// Module Name: rom_using_file
//
module rom_using_file (
input [7:0] address , // Address input
output [7:0] data    , // Data output
input read_en , // Read Enable 
input ce        // Chip Enable
);
           
reg [7:0] mem [0:255] ;  
      
assign data = (ce && read_en) ? mem[address] : 8'b0;

initial begin
  $readmemb("G:/Verilog_file/Memory_/Memory_.srcs/sources_1/new/memory.list", mem); // memory_list is memory file
// G:/Verilog_file/Memory_/Memory_.srcs/rom_using_file_sim/new/memory.list
//G:/Verilog_file/Memory_/Memory_.srcs/sources_1/new/memory.list
end

endmodule

最文章的最后会粘出初始化文件memory.list.

通过在FPGA中测试，使用readmemb读出初始化数据时候，memory.list的路径要全，且分隔符是/而不是\。

下面给出测试文件：

`timescale 1ns / 1ps


module rom_using_file_tb;
 reg [7:0] address;
 reg read_en, ce;
 wire [7:0] data;
 integer i;
 
 initial begin
   address = 0;
   read_en = 0;
   ce      = 0;
   //#10 $monitor ("address = %h, data = %h, read_en = %b, ce = %b", address, data, read_en, ce);
   for (i = 0; i < 256; i = i + 1 )begin
     #5 
	 address = i;
     read_en = 1;
     ce = 1;
     #5
	 read_en = 0;
     ce = 0;
     address = 0;
   end
 end
 
rom_using_file U_rom(
.address(address) , // Address input
.data(data)    , // Data output
.read_en(read_en) , // Read Enable
.ce(ce)        // Chip Enable
);

endmodule

仿真结果：

从仿真波形图看，读出数据正常。

参考链接：ROM, EPROM, EEPROM

memory.list文件如下：

李锐博恩

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【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化）

这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。Verilog描述：`timescale 1ns / 1ps//////////////////////////////////////////////...
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