控制信号（单脉冲信号）的跨时钟域传输问题

 

控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题；

下面针对这两种情况进行处理：

快时钟到慢时钟

有两个时钟域A和B，脉冲a在时钟域A中保持一个时钟周期，现要把脉冲A同步到时钟域B中，试用D触发器、与门、或门、非门以及异或门画出电路图实现这个功能。（某发科IC现场笔试题）

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先考虑从快时钟域到慢时钟域进行信号传输的问题（脉冲宽度小于一个时钟）：

先通过Verilog来实现：（参考链接）

module Sync_Pulse(
    input           clka,
    input           clkb,
    input           rst_n,
    input           pulse_ina,
    output          pulse_outb,
    output          signal_outb
);
//-------------------------------------------------------
reg             signal_a;
reg             signal_b;
reg             signal_b_r;
reg             signal_b_rr;
reg             signal_a_r;
reg             signal_a_rr;
//