vivado编译vcs库出现版本不匹配错误解决

最新推荐文章于 2024-08-08 11:43:51 发布

Shawge

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分类专栏： XILINX FPGA 文章标签： VCS VERDI VIVADO XILINX

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之前本来已编译好VCS的仿真库，可是用Verdi的时候发现verdi无法解xilinx的secureIP,会报以下原语找不到，只好重新编译vcs库，修改编译选项增加KDB支持（后面再写文章说明如何添加KDB支持），

/usr/Xilinx/Vivado/2019.2/data/verilog/src/unisims/GTPE2_COMMON.v(586): *Error* view B_GTPE2_COMMON is not defined for instance B_GTPE2_COMMON_INST
/usr/Xilinx/Vivado/2019.2/data/verilog/src/unisims/GTPE2_CHANNEL.v(3549): *Error* view B_GTPE2_CHANNEL is not defined for instance B_GTPE2_CHANNEL_INST
../gtwizard_0_ex.srcs/sources_1/ip/c_shift_ram_0/c_shift_ram_0_sim_netlist.v(116): *Error* view c_shift_ram_0_c_shift_ram_v12_0_14_viv is not defined for instance i_synth

结果好好的说我的VCS版本不对，明明之前编译过的，

查了xilinx网站说vivado 2019.2要用vcs2018.09-SP2-1, 按说我的是VCS MX O-2018.09-SP2应该是没问题，难道就因为少了个-1?

https://www.xilinx.com/support/answers/68324.html

Vivado Design Suite 2019.2