基于FPGA的维特比译码verilog实现,开发平台为Quartusii18.0

目录

1.算法仿真效果

2.Verilog源码

3.算法概述

4.部分参考文献

---

1.算法仿真效果

quartusii18.0仿真结果如下：

 

 

2.Verilog源码

 

%**********************************************************************************
%订阅用户如果对某一个算法感兴趣，可以私信留言文章链接和邮箱，分享任意一份完整代码，
%一般当天晚上或第二天下午4点前会将完整程序发到邮箱中。
%*********************************************************************************


always @(posedge clk) begin
	if(!reset) begin //完成数据寄存以及时钟分频
		x_t <= 0;
		x_t1 <= 0;
		cnt <= 0;
	end
	else begin
	   if(cnt == 4'b1101)
			cnt <= 4'b0000;
		else
		   cnt <= cnt +1;
		x