时钟切换无毛刺电路

最新推荐文章于 2023-05-25 21:27:50 发布

西西弗没有斯

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分类专栏：数字电路文章标签： Verilog 数字电路

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module	glitch_free_clk
(
input	clk0,
input	clk1,
input	select,
input	rst_n,
output	clk_out,
);

reg		clk0_out;
reg		clk1_out;

always@(negedge clk0 or rst_n)
	begin
		if(rst_n == 1'b0)
			clk0_out <= 0;
		else
			clk0_out <= clk0&select;
	end


always@(negedge clk1 or rst_n)
	begin
		if(rst_n == 1'b0)
			clk1_out <= 0;
		else
			clk1_out <= clk1&select;
	end

assign	clk_out = clk0_out&clk1_out;
endmodule