SystemVerilog HVL:并发断言 之 property

之前讲到,如何使用sequence描述一些信号的时序规律,以及如何判断是否匹配。

这次讲property,将sequence封装,并作断言。


1. property 介绍

得到了sequence之后,就可以将sequence封装至property内了。

当然也是非常灵活的,可以在property中封装其他property

property p1;
	s1;
endproperty

property p2;
	@(posedge clk) disable iff(~rst_n)
		vld |-> ready;
endproperty
		

1.1. 蕴含算子

类似于代码中的if(seq1) check(s

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