questasim编译报error: Declarations must precede statements. Look for stray semicolons.

最新推荐文章于 2022-12-09 10:32:08 发布

小小verifier

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分类专栏： Debug总结文章标签： Verilog 语法错误变量声明 function task

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本文介绍了在Verilog编程中遇到的错误，特别是在声明变量时出现的问题。错误提示为'Illegal declaration after the statement near line 90. Declarations must precede statements. Look for stray semicolons.' 解决方案是在function或task的首行进行变量声明，以避免语法错误。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

error原因

当我们把变量声明在这里时：
在这里插入图片描述
编译会报下面的error：

** at /home/verifier/project/ahb2apb/dv/vip/user_ahb_mst/ahb_transfer.sv(93): Illegal declaration after the statement near line ‘90’. Declarations must precede statements. Look for stray semicolons.

解决方法

将变量声明放在function 和 task 的首行。如下：
在这里插入图片描述

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