时序分析基本概念介绍<Phase Shift>

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今天我们要介绍的时序分析概念是Phase shift, 全称是相位偏差。由于我们定义的clock都是ideal clock。而实际需要check的时钟沿和理想时钟沿有一定偏移,因此,工具需要根据自己的算法加上phase shift,才能得到它真正要去check的时钟沿。

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其实,时序分析中其实没有这个概念,但是为什么需要引入呢?有一个好处是,在时序报告最前面看到phase shift的值,就能很方便地知道该条timing path的周期。 因为,大部分情况下phase shift就是周期。

那如何来计算phase shift? 

有点复杂,首先得明白上一期概念中的leading edge和trailing edge

Phase Shift的值等于实际launch clock path和capture clock path上的edge差值减去第一次在launch clock path和capture clock path上出现的对应edge差值。

来看个例子:

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上述例子中,launch clock path以leading edge触发,capture clock path以trailing edge检查。假设周期是4

在计算setup的phase shift值时,

捕获沿在发射沿之后,因此实际launch clock path和capture clock path上的edge差值是图上红色箭头,差值为2(2-0)

第一次在launch clock path和capture clock path上出现的对应edge差值为2(2-0)

因此,setup的phase shift值为2-2=0

在计算hold的phase shift值时,

捕获沿在发射沿之前,因此实际launch clock path和capture clock path上的edge差值是图上绿色箭头,差值为-2(2-4)

第一次在launch clock path和capture clock path上出现的对应edge差值为2(2-0)

因此,setup的phase shift值为-2-2= -4

其实,大家只要知道有这么个概念就行了,实际phase shift的作用大概就是我之前说的能让我们一眼就看到path的周期。


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往期回顾

简历请戳邮箱:taozhang3260@163.com

<think>好的,用户现在问的是关于LBIST测试时序图,需要我详细介绍一下。首先,我需要回忆一下之前的对话,用户之前已经询问过LBIST内部的shift、capture和unload操作,现在他们可能希望更直观地了解这些操作在时序上的表现。 首先,我需要确定用户的需求。他们可能正在学习LBIST的工作原理,或者是实际工作中需要设计或测试相关电路。时序图对于理解数字系统的工作流程非常重要,所以用户可能想通过时序图来更清晰地看到各个信号之间的配合。 接下来,我需要考虑如何组织内容。时序图通常包括时钟信号、控制信号(如Test Mode、Scan Enable)以及数据信号(Scan-In和Scan-Out)。要分阶段讲解Shift、Capture和Unload的时序关系,每个阶段对应的时钟边沿和信号变化。 然后,要注意用户之前的问题中提到的细节,比如扫描链的结构、LFSR和MISR的作用,以及测试控制器的功能。这些内容需要整合到时序图的解释中,保持回答的连贯性。同时,用户可能需要了解每个阶段的时间点,比如Shift阶段需要多少个时钟周期,Capture阶段的触发方式等。 还要考虑可能的误区,比如用户可能混淆功能时钟和移位时钟,或者不清楚Test Mode信号何时切换。在解释时序图时,需要明确每个阶段的操作顺序和信号状态的变化,避免混淆。 另外,用户可能需要一个具体的例子来帮助理解。例如,可以举一个4位移位寄存器的例子,说明在Shift阶段数据是如何移入,Capture阶段如何触发逻辑,Unload阶段如何移出数据到MISR。这样具体的例子能帮助用户将理论应用到实际场景中。 最后,总结部分需要强调时序图的重要性,以及LBIST测试流程的关键点,比如模式切换、时钟控制和数据流的顺序。同时,可能还要提到设计中的挑战,如测试时间与扫描链长度的关系,以及功耗控制等问题,这样用户能更全面地理解LBIST的实现细节。 现在,我需要将这些思考整理成一个结构清晰、分步骤的解释,结合时序图的各个阶段,使用中文自然流畅地表达出来,并确保专业术语的准确性,同时保持口语化的表达方式,让用户容易理解。</think>以下是 **LBIST测试时序图** 的详细说明,结合关键信号与操作阶段解析其工作原理: --- ### **1. 时序图核心信号** 在LBIST测试中,时序图需体现以下信号的变化: - **Test Mode**:控制芯片进入测试模式(高电平有效)。 - **Scan Enable (SE)**:切换触发器输入源(功能逻辑/扫描链)。 - **Shift Clock**:移位时钟(驱动扫描链数据移动)。 - **Capture Clock**:功能时钟(驱动组合逻辑响应捕获)。 - **Scan-In**:扫描链输入数据(来自LFSR)。 - **Scan-Out**:扫描链输出数据(输入到MISR)。 --- ### **2. 典型LBIST测试时序图** ```plaintext Test Mode : |¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯|________________| Scan Enable: |¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯|________________| (与Test Mode同步) Shift Clock: _|‾|_|‾|_|‾|_|‾|___________________ (连续移位时钟) Capture Clk: _________________|‾|_____________ (单周期或短脉冲) Scan-In : D1 D2 D3 D4 ... (LFSR生成的测试向量) Scan-Out : X X X Q1 Q2 Q3 ... (捕获的响应) |--Shift Phase---|Capture|--Unload Phase---| ``` #### **阶段分解:** 1. **初始化阶段**: - **Test Mode** 和 **Scan Enable** 置高,芯片进入测试模式,扫描链与功能逻辑隔离。 - LFSR和MISR复位或初始化。 2. **Shift阶段(加载测试向量)**: - **Shift Clock** 连续触发,LFSR生成的测试向量(如`D1, D2, D3, D4`)通过 **Scan-In** 逐位移入扫描链。 - 每来一个移位时钟上升沿,数据在扫描链中移动一位。 - **Scan-Out** 此时可能为无效数据(图中标记为`X`)。 3. **Capture阶段**: - **Scan Enable** 置低,触发器的输入切换回功能逻辑。 - **Capture Clock** 施加一个或多个周期,组合逻辑根据测试向量生成响应,并将结果锁存到扫描触发器中。 - **关键时序**:Capture时钟需在组合逻辑稳定后触发,避免时序违例。 4. **Unload阶段(移出响应)**: - **Scan Enable** 重新置高,回到移位模式。 - **Shift Clock** 再次连续触发,将捕获的响应(如`Q1, Q2, Q3`)通过 **Scan-Out** 移出到MISR。 - MISR将响应压缩为特征码(Signature)。 --- ### **3. 关键时序参数** 1. **移位时钟频率**: - 通常低于功能时钟频率(降低信号完整性风险)。 2. **捕获时钟与移位时钟关系**: - 捕获时钟需在移位阶段结束后触发,且与功能逻辑时序约束匹配。 3. **扫描链长度与测试时间**: - 总测试时间 ≈(扫描链长度 × 移位时钟周期)× 测试向量数量 + 捕获时间。 --- ### **4. 示例:4位移位链的时序图** 假设扫描链长度为4,测试向量为`1011`,捕获的响应为`0110`: ```plaintext Shift Phase: Shift Clock: _|‾|_|‾|_|‾|_|‾|_________ Scan-In : 1 → 1 → 0 → 1 (从Scan-In输入) 扫描链状态: [1][1][0][1] (移入完成) Capture Phase: Scan Enable: _______________|‾|_______ Capture Clk: _______________|‾|_______ 组合逻辑计算响应 → 扫描链更新为 [0][1][1][0] Unload Phase: Shift Clock: _________|‾|_|‾|_|‾|_|‾| Scan-Out : 0 → 1 → 1 → 0 (输入到MISR) ``` --- ### **5. 设计注意事项** - **时序收敛**: - Capture阶段需满足组合逻辑的传播延迟要求。 - **功耗峰值**: - 移位阶段频繁翻转可能导致瞬时电流过高,需插入门控时钟或分块测试。 - **信号完整性**: - 长扫描链可能引入串扰和时钟偏移,需平衡链长度与物理布局。 --- ### **6. 总结** LBIST时序图通过 **Test Mode**、**Scan Enable** 和 **时钟信号** 的协同控制,明确划分了 **Shift**、**Capture** 和 **Unload** 三个阶段。其核心是通过硬件时序的精确管理,实现测试向量的加载、逻辑响应的捕获与结果的卸载压缩,最终完成对芯片逻辑的自动化自检。
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