vivado工程modelsim仿真出现：

最新推荐文章于 2023-12-07 10:54:41 发布

February_28

最新推荐文章于 2023-12-07 10:54:41 发布

阅读量395

点赞数

文章标签： fpga开发

本文链接：https://blog.csdn.net/YQBbee/article/details/126477353

版权

本文讲述了在使用fftip核时遇到add_1mustbeinrange[-1depth–1]错误，通过将输入数据s_axis_data_data、s_axis_data_valid以及last信号初始化为0，解决了信号未定义导致的问题，确保了ip核的正常运行。

摘要由CSDN通过智能技术生成

add_1 mustbe in range[-1 depth–1]。
在使用fft ip核时出现该错误。将输入数据s_axis_data_data及输入数据有效信号s_axis_data_valid，last，等信号初始化为0，而非蓝色未知态。
修改后ip核正常工作

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

February_28

关注关注

0
点赞
踩
1

收藏

觉得还不错? 一键收藏
0
评论
复制链接

分享到 QQ

分享到新浪微博

扫一扫

vivado使用modelsim仿真

qq_39021670的博客

05-29

4061

vivado使用modelsim仿真vivado修改vivado默认仿真器将vivado中的IP编译成modelsim库modelsim效果 vivado 修改vivado默认仿真器将tools中的setting，project setting使用的仿真器更改为modelsim 在setting的3rd Party Simulators选择modelsim 将vivado中的IP编译成modelsim库新建编译库文件的文件夹，建议将xilinx ip编译库建在modelsim其他IP库

Vivado联合modelsim仿真

wenjia7803的博客

06-04

2564

ModelsIm是FPGA仿真中最常见的软件之一。可以单独利用Modelsim来仿真或者通过开发工具调用来联合仿真。至于用哪一种方法呢？那就取决于个人的喜好了，经过一段时间的对比，目前我比较趋向于利用开发工具联调来仿真。主要有以下优势：联调仿真分析，操作简单。你几乎不需要手动敲Tcl指令就可以进行仿真，自动化程度更高。与单独用Modelsim建立工程仿真相比，联调仿真一般在仿真...

参与评论您还未登录，请先登录后发表或查看评论

vivado与modelsim的联合仿真教程.pdf

08-25

vivado与modelsim的联合仿真教程，帮助大家在vivado的平台上充分利用Modelsim进行仿真。

vivado报错（一）vivado与modelsim联合仿真报错

最新发布

EfunStudy的博客

12-07

1138

根本原因是混合语言库声明顺序不正确。问题可能发生在布尔信号或std_logic_vector信号上，因为VHDL和Verilog之间不存在1:1映射。2.在modelsim命令行使用如下代码，作用是设置Verilog库的优先级高于VHDL。注意：根据问题描述修改位宽是解决不了问题的，因为问题不是位宽不匹配。常见情况是在仿真时选择了混合语言，导致的端口位宽不匹配。1.将混合语言换成单一的语言仿真。根据自己使用的语言选择。

vivado和modelsim联合仿真，提示giving up waiting on lock，error：verilog compiler exiting解决方法

masherll的博客

04-14

1061

假设你的工程名为pro1，找到“pro1/pro1.sim/sim_1/behav/modelsim/modelsim_lib/msim/xil_defaultlib/_local",删除_local，重新仿真即可

vivado与modelsim联合仿真遇到的问题2

UNICORNLLLL的博客

11-01

1862

仿真时常会遇到# Error loading design这样的错误而导致modelsim仿真失败，无波形出现。如下图所示：通常情况下是因代码中设置的端口位数不匹配，或声明有问题如：# ** Fatal: (vsim-3363) ../../../../ofdmtx.srcs/sources_1/new/ifft.v(186): The array length (16) of VHDL port 'm_axis_data_tuser' does not match the width (1).

FPGA：调试报错Error：add_1 must be in range [-1,DEPTH-1]解决办法和调试思路

qudunan6468的博客

05-30

5005

在进行FPGA调试的过程中，进行行为仿真，能观察设计的逻辑是否正确，通常情况下需要进行run all的运行，这样才能看到信号在运行过程中的状态，在调试的过程中遇到如下的报错： # ** Failure: ERROR:add_1 must be in range [-1,DEPTH-1] # Time: 128 ns Iteration: 1 Protected: /top_tb/DmodInst0/FirD40/U0/<protected>/<protected>/&l

vivado联合modelsim仿真.docx

04-10

这包括在Vivado中编译ModelSim仿真所需的库，并将其存储在易于访问的位置，比如ModelSim的安装目录下。创建一个专门的文件夹，如“vivado2017_lib”，以便区分不同版本的库。接下来，修改ModelSim的配置文件modelsim...

Failure: ERROR:add_1 must be in range [-1,DEPTH-1]问题解决

weixin_43807984的博客

02-26

1430

用modelsim10.7仿真时出现以下问题： Failure: ERROR:add_1 must be in range [-1,DEPTH-1] Failure: ERROR:empty_1 and not_empty_1 are inconsistent 解决方案： 1.重新编译modelsim库（记得仿真时reset一下） 2.注意fir ip核复位信号对不对（fir ip核是高复位）每次解决这个问题的方式都不太一样，希望有大佬可以指导一下！ ...

vivado仿真出现问题：Failure: ERROR:add_1 must be in range [-1,DEPTH-1]

swang_shan的博客

04-15

1615

在进行 fir IP核仿真时出现的问题。解决方法：将滤波器的所有输入（此处为tdata / tvalid）均配置默认数据。此问题出现的原因：没有给ip的输入赋值，导致ip核运行出问题。

vivado简单资源加载阶段出现的错误总结

weixin_46163885的博客

07-29

1986

FPGA --- 加载资源阶段问题一：加载资源后，点击打开详细设计后，出现的一些问题。 1、在添加HJ_IC_class_lab_1 的资源的时候，添加完source目录下的源代码后，点击详细的设计查看“Open Elaborated Design” 查看电路是否存在语法或者字母打错或者逻辑错误。 2、添加完资源后，点击打开详细设计会加载出一些错误和警告。如下图1-1 标题图1-1 3、点击打开信息预览，可以看到自己错误所在。标题图1-2 解决方法此...

vivado仿真出错： Please check the Tcl console or log files for more information.

LANHUAMANJIANGHONG的博客

12-23

1万+

vivado 的仿真出错问题

【Modelsim常见问题】Error deleting “msim_transcript”:permission den...

zgmxs的专栏

02-13

9292

问题现象 Error deleting “msim_transcript”:permissiondenied. Check the NativeLink log file 问题原因同一工程Modelsim窗口多开。解决方法关闭正在运行的modelsim软件，再启动仿真。 ...

vivado与modelsim进行联合仿真时出现库编译出错的解决方法

qq_41371987的博客

07-27

3049

本人使用的vivado的版本是2019.1在与modelsim_d10.6c.进行联合仿真时总会出现库编译出错。我在这里给大家讲讲我出现的问题，以及解决方法。出现ldpc_v2_0_2库报错问题这个是由于使用的modelsim的版本是d的版本该版本是32位的将其换成se的版本就能解决。出现其它库编译不成功这是由于vivado2019.1要与 modelsim_se10.7以上的版本才能进行联合仿真。将modelsim版本换成modelsim_se2019就解决了该问题。 ...

Vivado关联Modelsim行为级仿真出错 [USF-ModelSim-70] 'compile' step failed with error(s) while executing

weixin_43162818的博客

04-14

7042

问题发现昨天关联仿真，一切正常，然后晚上电脑没关，直接盖上休眠，第二天发现报错 [USF-ModelSim-70] ‘compile’ step failed with error(s) while executing XXX XXX格式如下：项目文件夹所在目录 / (项目名) / (项目名).sim / sim_1 / behav 从文件名可以推测，该文件夹存放的是该项目行为级仿真所...

关于在vivado中调用modelsim仿真突然出错的解决方法之一

brave_xiaojie的博客

08-08

3259

关于在vivado中调用modelsim仿真突然出错的解决方法之一当在用vivado调用modelsim仿真时，偶尔会出现，之前仿真都很正常，但是突然替换了一个代码文件或者是改了一些什么无关紧要的代码后，仿真一直无法正确调用。对此我解决此问题常用的方法有： 1，保留源代码以及仿真文件，重新创建工程然后仿真，一般都能恢复到正常仿真工作； 2，如下图所示：选择Reset s...

vivado与modelsim的联合仿真