Ise使用方法
C=a+b
1:打开软件,点击file>> new project
2:建立一个新的工程,工程名为test >> next
3:设置FPGA信息,这里使用的是FPGA kintex7系列的xc7k325T.封装是FFG900,速度是-2,仿真工具选用ISE自带的ISIM,语言选verilog >> next.
4:这里是总结界面,点击finish。
5:选中xc7k325t-2ffg900,左键 >> new soure (design窗口下的implementation).
6:选择 Verilog module,file name 中输入文件名ADDER.
7,点击next。
8.点击finish。
9:输入代码并保存。
module ADDER(
a,
b,
c
);
input a;
input b;
output c;
assign c=a+b;
endmodule
10:代码写完后,点击view RTL schematic 即可进行编译,可查看原理图。
11:原理图生成了,说明程序没有语法错误,接下来进行动能仿真检查逻辑错误。
12:重新建立一个文件——view RTL schematic,文件名为TB_ADDER. >>next >> next.finish.
13.点击simulation,这是仿真界面,双击测试文件查看代码。
`timescale 1ns / 1ps
// Company:
// Engineer:
//
// Create Date: 10:13:55 10/25/2021
// Design Name: ADDER
// Module Name: E:/fpga_xilink_text/ISE/test/TB_ADDER.v
// Project Name: test
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: ADDER
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
module TB_ADDER;
// Inputs
reg a;
reg b;
// Outputs
wire c;
// Instantiate the Unit Under Test (UUT)
ADDER uut (
.a(a),
.b(b),
.c(c)
);
initial begin
// Initialize Inputs
a = 0;
b = 0;
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
end
endmodule
14.修改程序,在测试文件里修改一行代码,a设置成1。点击保存。
initial begin
// Initialize Inputs
a = 0;
b = 0;
15.点击simulate behavioral model运行仿真。
找到“安装目录\Xilinx\14.x\ISE_DS\ISE\gnu\MinGW\5.0.0\nt\libexec\gcc\mingw32\3.4.2\collect2.exe”并将其删除,重新运行仿真器,问题得到解决!!
16.调试串口输入RUN 1ms.
17.将波形居中查看,可以看到c=a+b(1=1+0)仿真正确。
18.仿真正确后,就可以进行引导约束,从而进行板级仿真了,点击implementaton,跳回编译界面,点击I/O pin planning(planahead)-post-synthesis,打开引脚约束软件。
19:弹出窗口点击yes。弹出窗口点击close。
20这里是就可以根据板子上的引脚或者手册来约束引脚,完成后先保存,在点击close。
保存。关闭软件
21.引脚约束完成后生ucf约束文件,打开可以查看进行了那些约束。弹出窗口点击yes。
22.点击运行generateprogramming file进行综合,布局布线,生成bit文件。
23.点击运行configure target device
24.双击boundary scan。
25.在空白处右键点击initialize chain。
26.生成bit文件
27.串口提示是否下载flash中,选择no。
28.点击ok。
29.在芯片中心单机鼠标右键弹出菜单点击program,下载bit流文件到板子上。
30.显示program successed。