青春不常在，-CSDN博客

原创 window10 使用ssh连接本地虚拟机-putty工具远程访问虚拟机文件

window10 通过ssh访问本地虚拟机，宿主机和虚拟机互ping，并用putty工具远程访问虚拟机文件。

2022-03-28 21:26:29 3148

原创 verilog有符号数和无符号数的计算

有符号和无符号数在电路设计中肯定会使用到有符号数无符号数的运算，今天简单说说具体怎么使用有符号数无符号数进行运算，这里以减法为例。我们知道计算机运算都是以二进制的形式进行的，不过遇到负数，通常用二进制补码来表示。如下代码，我们需要计算 a - b 的值`timescale 1ns/1psmodule signed_num ( input [15:0] a , input [15:0] b ,

2021-11-11 10:28:22 2573

generate for当使用for循环的时候，即将电路复制很多次的时候，可以使用generate for语句。注意：这是物理上的展开，在RTL 代码编译时候就完成展开。我在项目中需要用的将8个16bit数据拼接成一个 128bit数据。1、一种方法是直接使用位拼接运算符assign data_out[127:0] = {array[7],array[6] ... array[0]};这样子肯定可以完成功能，但是如果需要很多数据拼接，我们不可能一直写下去。2、所以这里采用generate fo

2021-11-11 09:40:51 328

原创 modelsim脚本仿真

modelsim脚本仿真modelsim软件应该是FPGA开发，数字IC设计上必不可少的仿真工具，那么会用脚本也是很重要的技能。这里对modelsim脚本仿真做一个记录，方便以后查阅。# 退出当前仿真quit -sim# 创建一个新的 work 库vlib work# 将目前的逻辑工作库work和实际工作库work映射对应vmap work work# 编译文件vlog ./../src/*.vvlog ./../sim/*.v# 无优化simulation

2021-10-04 20:58:39 555 1

原创红帽系统上面安装及使用Design Compiler综合工具

一、VMware 虚拟机安装第一步比较方面，直接去官网安装虚拟机即可，这里使用的是Vmware workstation pro 14版本。二、红帽系统下载和安装带有DC工具的红帽系统下载链接. 密码是127i。下载之后里面有很多压缩包，加压缩如下：然后打开安装好的VMware,添加虚拟机，我们把虚拟机配置文件Design.vmx添加进去，然后会出现登录界面，直接输入密码1234就可以登录成功了。共享文件夹点击工具栏中的虚拟机，设置，选项里面启用共享文件夹，只需要把windows系统里面的文件

2021-08-06 09:56:21 3958 14

原创 FPGA verilog基本外设练习（六）- 以太网通信模块

以太网模块1、实验任务上位机通过网口调试助手发送数据给FPGA,FPGA开发板通过以太网接口接收数据，并将接收到的数据发送给上位机，完成以太网数据的环回。2、程序设计系统框图通过以太网相关协议和MII接口可知，我们只需要把数据封装成以太网包的格式通过MII接口传输数据即可。根据实验任务，以太网环回实验应该有一个以太网接收模块和发送模块，因为发送模块里面有CRC校验，还需要一个以太网发送CRC校验模块；为了在其他工程方便的调用以太网的程序以提高想项目的开发效率，我们把上面的三个模块封装成一个UDP

2021-05-03 23:11:28 4314

原创 FPGA verilog基本外设练习（五）-串口通信

串口UART今天主要记录一下使用黑金开发板EP4CE6F17C8型号的串口的经历。因为这块黑金开发板只有usb转串口，所以实验使用的是USB转串口的通信。如下图：一、任务：采用串口调试助手发送指令控制开发板上面的LED0打开和关闭。二、实现的RTL图如下：三、代码实现过程1、顶层模块uart_topmodule uart_top( input sys_clk, //外部50M时钟 input sys_rst_n,

2021-05-01 23:37:22 1149 3

原创 HDLbits笔记-Finite State Machines

这一模块中前面的相对简单，所以没有进行记录。主要注意同步复位还是异步复位即可，具体关于同步复位和异步复位的比较请见之前的博客链接: 同步复位异步复位的比较.Fsm3题目：实现以下状态的转换。注意异步复位。。。module top_module( input clk, input in, input areset, output out); // reg [1:0] state,next_state; parameter A = 2'b00;

2021-04-20 22:22:54 310

原创 HDLbits笔记-More Circuits

Rule90题目：Rule 90是一个一维的有趣的元胞自动机。规则很简单，在每一个时间步长，每一个元胞的下一个状态为与这个元胞相邻两个元胞的异或。规则如下表：module top_module( input clk, input load, input [511:0] data, output [511:0] q ); integer i; always@(posedge clk)begin if(load)

2021-04-18 23:07:13 301 2

原创 HDLbits笔记-Shift Registers

4-bit shift register题目：设计一个4-bit移位寄存器（右移），采用异步复位，同步load,enable模式。（1）复位后，移位寄存器输出0；（2）load为高电平，将data[3:0]数据load进移位寄存器；（3）ena为高电平，移位寄存器右移一位；（4）q作为移位寄存器的输出；如果load和ena信号同时有效，load信号优先级较高。module top_module( input clk, input areset, // async active

2021-04-13 19:45:02 511

原创 HDLbits笔记-Counters

Counter 1-12题目：使用下面的输出设计一个1-12的计数器。1、Reset 同步高电平复位，复位之后计数器为1；2、Enable为高电平计数器开始运行；3、Clk 上升沿有效；4、Q[3:0]作为计数器的输出；5、c_enable,c_load,c_d[3:0] 由4-bit计数器提供的控制信号，这样可以验证操作的正确性；你可以使用下面的组件：4-bit计数器，带有Enable使能和同步parallel-load输入的信号。（load的优先级要高于enable）。这个count4模

2021-04-10 19:55:13 479

原创 HDLbits笔记-Lathes and Flip-flops

Lathes and Flip-flops题目：生成一个8-bit的具有同步复位功能的D触发器。要求所有的DFFs应该在时钟的上升沿触发。module top_module ( input clk, input reset, // Synchronous reset input [7:0] d, output [7:0] q); always@(posedge clk )begin if(reset)

2021-04-05 09:45:40 369

原创 FPGA verilog 内部存储器SDRAM的使用

SDRAM使用模块功能：实现SDRAM存储128M字节的数据，并且其它模块每来一个使能信号，可以从SDRAM中读出1024个字节的数据，通过Signal Tap 观察读出的数据是否等于写入的数据。SDRAM介绍以及引脚时序图本人在第一次使用SDRAM存储器时，觉得下面这一篇博客整理的很详细，反复阅读了几遍，在这里引用一下：链接: https://blog.csdn.net/caihaitao2000/article/details/79875609.博客对SDRAM的概念以及内部结构、怎么写入、读

2021-04-04 23:08:05 1684 2

原创 HDLbits做题笔记-Arithmetic Circuits

Arithmetic Circuits3-bit binary add使用3个全加器的实例来创建一个3位二进制加法器。这个加法器添加了3bits的数和一个进位来产生3bits的求和结果和进位。分析，由全加器真值表可以得到逻辑表达式。module top_module( input [2:0] a, b, input cin, output [2:0] cout, output [2:0] sum ); integer i; always@(*)be

2021-04-02 22:09:39 260

原创 LaTeX论文排版参考文献格式转换

LaTeX论文排版将参考文献bibtex格式转换为bibitem格式昨天，导师突然叫我论文进行overleaf排版，后来自己迅速学习一下LATEX相关操作指令。后来发现在插入参考文献时候，发现这个bibitem格式不容易转换，经过自己网上查询资料，最后使用LATEX进行转换，才完成了导师分配的任务。下面是具体操作步骤，希望对有需要的人有些许帮助！方法一：下载LaTeX软件（https://zhuanlan.zhihu.com/p/146792748）首先将Mendeley里面的参考文献Export导出

2020-11-27 10:46:11 4254 1

原创 FPGA verilog基本外设练习（四）

FIFO 使用在做工程时候，难免需要存储很多数据，今天继续介绍存储数据的工具FIFO存储器。FIFO(first -in - first- out)FIFO一般用来不同时钟域之间的数据循传输，也常用于实现不同位宽的接口的数据匹配。程序设计，向FIFO中写入256个数据，并且从FIFO中读出这256个数据，并验证读出数据是否相同。系统框图：下面是使用FIFO IP核的详细使用步骤。FIFO ip核调用这里采用读写时钟不一样，上面一栏会出现DCFIFO1和DCFIFO2，接下来继续配置。

2020-11-06 14:32:27 483

原创 FPGA verilog基本外设练习（二）

FPGA verilog基本外设练习（二）前面一节（）讲述了PLL锁相环分频以及倍频的具体配置流程，那么在我们的工程项目中，有时考虑到设计方案，比如要更节约资源，减少面积的使用，需要我们自己做一个分频器，那也不在话下！（注意如果需要倍频就只能用PLL了）...

2020-11-05 14:08:56 307

原创 FPGA verilog基本外设练习（三）

FPGA verilog基本外设练习（三）RAM IP核的使用、SignalTap 使用流程在做工程项目时候，难免需要存储很多数据，那么RAM, ROM就是我们需要用到的,这是一个对RAM和ROM比较详细的介绍，比较懒，直接给出链接https://www.cnblogs.com/uiojhi/p/9469307.html。今天主要介绍一下RAM ip核的配置。具体过程在之前的博客已经给出非常详细的步骤，这里直接生成单端口RAM。我发现自己对SignalTap使用不熟练，有很多步骤不知道先后顺序，所以这

2020-10-24 23:58:07 431

原创 FPGA verilog基本外设练习（一）

最近准备系统练习一下FPGA的基础知识，做一个简单的学习记录。使用开发板为黑金开发板（ALTREA EP4CE6F17CBN），仿真软件为quartus 13.0 和 modelsim10.4。前面学习过led 按键和数码管，有机会再把学习记录补上，今天主要练习PLL锁相环。（因为想要系统练习一下，方便以后查看，所以步骤可能记录的比较详细，哈哈）PLL倍频输出一、创建工程新建文件夹如下，用来存放我们之后的文件，分类明确。工程路径和工程名称。创建完工程之后,添加PLL IP核:

2020-10-23 22:27:25 1248

原创脉冲神经网络和在线学习的那些事（一）

#脉冲神经网络和在线学习的那些事（一）脉冲神经网络作为第三代神经网络在科研层面研究的较多，因为它最能贴近人脑的记忆和处理信息的能力。本人一直以来在研究脉冲神经网络中的神经元模型和STDP学习规则，做的工作是优化神经元模型和学习算法。在研究过程中发现离线的学习算法已经不能完成大数据集的训练任务。在离线学习中，网络的参数通常在给出整个训练数据集之后进行更新。因此，不重新训练网络就不能添加新的数据样本。训练集中所有例子的总误差在梯度适当权值更新之前累积。离线训练对于中小型数据集和网络来说是快速的，但是对于大型网

2020-10-20 19:47:01 1564 2

原创 vivado 行为仿真，修改代码后波形不变的问题

vivado 行为仿真，修改代码后波形不变的问题小编属于刚接触FPGA，对vivado软件不是非常熟练，但是基本使用还是可以的。但是昨天遇到一个比较头疼的问题就是我在source文件中修改代码后，但是仿真波形并没有按照我代码逻辑进行变化，就好像源文件没有保存到工程中一样。看了一下别人的博客，要重建一个工程才可以解决，那么我改一次代码建一个工程，就太麻烦了啊。后来经过我多次测试，发现可以重置行为级仿真来解决这个问题。因为这个小问题搞了我整整一天半，决定写一个博客记录一下。也希望养成记录错误的习惯，和大家一起

2020-05-12 11:17:02 6189 10

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