System Verilog中延时参数传递的时钟周期控制

System Verilog中延时参数传递的时钟周期控制

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task参数传递

参数传递的过程

在system Verilog的task对参数处理过程：参数传递最好是标注方向，在子程序的开头把input 和inout的值复制给本地变量，子程序退出时，复制output和inout的值。
本程序中将时钟周期period设置为input型。在forever里面将period除2计算出半个周期的时间。

`timescale 1ns/1ps
// clock generation
task clk_gen(input int period = 10);
  clk <= 0;
  forever begin
    #(period/2) clk<= !clk;
  end 
endtask

initial begin
  // generate clk
  clk_gen(20);//period 20ns
end

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