vivado tcl脚本文件建立工程和仿真，提高工作效率

最近一周一直在看tcl脚本方面的资料，整理出来我用的几个简单脚本。
第一个编译，综合等等功能。
#Vivado% cd C:/Users/GodWa/Desktop/SDK_Test/gate
#  1.2 指定一个设计文件的输出路径，所有生成的报告、结果文件等都将存放在该路径文件夹下
set outputDir ./gate/gate_Created_Data/top_output
#  1.3 生成输出路径的目标文件夹
file mkdir $outputDir
# 1.4 读取设计的Verilog源文件和XDC约束文件
read_verilog test.v
read_xdc test.xdc
#二.综合
#  2.1 对设计进行综合，需要指定目标FPGA器件型号。接下来的每一步都会反馈一个结果，如果发生错误会有警告、错误提示，可以根据提示修改源文件的程序。
synth_design -top test -part xc7z020clg400-2
# 2.2 综合后写入一个检查点。
write_checkpoint -force $outputDir/post_synth
#  2.3 生成综合后的时序报告。
report_timing_summary -file $outputDir/post_synth_timing_summary.rpt
#  2.4 生成综合后的功耗报告。
report_power -file $outputDir/post_synth_power.rpt
# 2.5 对设计进行优化，优化操作一般都需要指定一些参数。
opt_design
# 2.6 对功耗进行优化。
power_opt_design
#三.实现
#3.1 对设计进行布局。
place_design
#3.2 对布局后的设计进行逻辑物理优化。
phys_opt_design
#3.3布局后写入一个设计检查点。
write_checkpoint -force $outputDir/post_place
#3.4生成布局后的时序总结报告
report_timing_summary -file $outputDir/post_place_timing_summary.rpt
#3.5对设计进行布线。
route_design
#3.6布线后写入一个检查点。
write_checkpoint -force $outputDir/post_route
#3.7 生成布线后的时序总结报告。
report_timing_summary -file $outputDir/post_route_timing_summary.rpt
#3.8 生成布线后的时序报告。
report_timming -sort_by group -max_paths 100 -path_type summary -file $outputDir/post_route_timing.rpt
#3.9 生成布线后的利用率报告。
report_clock_utilization -file $outputDir/post_route_util.rpt
#3.10 生成布线后的功耗报告。
report_power -file $outputDir/post_imp_drc.rpt
#3.11 生成布线后的drc报告。
report_drc -file $outputDir/post_impl_drc.rpt
#3.12 写Verilog文件。
write_verilog -force $outputDir/top_impl_netlist.v
#3.13 写xdc文件。
write_xdc -no_fixed_only -force $outputDir/top_impl.xdc
#四.下载
#4.1 生成bit流文件。
write_bitstream -force $outputDir/test.bit
#4.2 打开硬件管理器。
#open_hw
#4.3 连接硬件。
#connect_hw_server
#4.4 打开硬件目标。
#open_hw_target
#4.5 分配编程文件。
#set_property PROGRAM.FILE{bit文件地址} [lindex [get_hw_devices]0]
#4.6 下载。
#program_hw_devices [lindex[get_hw_devices]0]
第二个 仿真工程的建立，仿真。
#Running behavioral simulaton using Vivado simulator
create_project project_1 -force project_1 -part xc7z020clg400-2
add_files -norecurse test.v
add_files -fileset sim_1 -norecurse test_tb.v
import_files -force -norecurse
update_compile_order -fileset sources_1
update_compile_order -fileset sim_1
launch_simulation
start_gui