DDR SDRAM: Double Date Rate Synchronous Dynaminc Random Acess Memory
双倍数据速率, 同步动态随机存储器;
DDR
1> 存储原理
如图,在10X10的存储矩阵中,存储数据,
Step 1> 确定行号,列号,如,(6,6);
Step 2> 写入数据,如( 1 );
2> DDR结构框图
2.1> MT41K1G4 – 128 Meg x 4 x 8 banks
2.2> 简化框图
存储矩阵:利用MOS管与电容组成;
地址线:为提高集成度,减少引脚数目, 采用地址多路复用方式;
3> DDR容量
MT41K1G4 – 128 Meg x 4 x 8 banks:
行地址:A[15:0], 2^16 = 64Kbit;
列地址:A[11,9:0], 2^11 = 2Kbit;
数据位宽:4bit;
Bank数:8;
存储容量
= 行地址 X 列地址 X 数据位宽 X Bank数
= 64Kbit X 2Kbit X 4bit X 8
= 4096Mbit = 512MByte
4> DDR速度
5> DDR发展
6> DDR引脚定义
【DQS】 : Differential Date Strobe
7> DDR_Layout设计
7.1> 同组内可换线
7.2> 布线
2片DDR3为例:
7.2.1> 布线分组
1》数据线:分为4组:每组11根线;
【组1】DDR_D0~DDR_D7, DDR_DM0, DDR_DQS0_P, DDR_DQS0_N;
【组2】DDR_D8~DDR_D15, DDR_DM1, DDR_DQS1_P, DDR_DQS1_N;
【组3】DDR_D16~DDR_D23, DDR_DM2, DDR_DQS2_P, DDR_DQS2_N;
【组4】DDR_D24~DDR_D31, DDR_DM3, DDR_DQS3_P, DDR_DQS3_N;
等长要求:
数据组布线,相对 【DDR_DQS】做 等长;
误差范围在5~25mil;
同组同层布线;
2》地址控制线组:分为1组
DDR_A0~DDR_A15;
DDR_BA0~DDR_BA2;
DDR_CK_P, DDR_CK_N;
DDR_CKE, DDR_RESTn;
DDR_CSn, DDR_RASn, DDR_CASn, DDR_Wen, DDR_ODT;
等长要求:
地址控制线组,相对【DDR_CK】做等长;
误差范围在500~1000mil;
7.2.2> 阻抗匹配
单端 50Ω;
差分 100Ω;
7.3> 拓扑结
DDR3的拓扑结构,是指MCU与DDR3 的【地址控制线组】的连接方式