D触发器设计(下降沿)
任务描述
本关任务:在Logisim中,用两个D锁存器级联构建主从式D触发器,要求下降沿触发。
相关知识
在电平敏感型锁存器中,在时钟信号有效(如Clk=1)期间,锁存器的状态Q跟随输入的变化而变化,这种现象称为“空翻”。为了避免出现空翻,可以把状态变化时机限定在时钟信号的上升沿或者下降沿,这种类型的器件称为触发器(Trigger/Flipflop)。
下降沿触发的主从D触发器原理图(之一)如下:
其特征方程如下:
Q(t+1) = D
Clk下降沿有效
实验内容
实验电路框架与第一关相同。
在Logisim中打开实验电路框架,在工程中的“主从D触发器”子电路中绘制电路并进行测试。
测试说明
请用记事本或者其他纯文本编辑器打开电路文件(Latch_Flipflop.circ),全选、复制,然后粘贴到代码窗口中,点击右下方的“评测”按钮,平台会对你的代码进行测试。
门控D触发器
任务描述
本关任务:在Logisim中,用四个与非门构建门控D锁存器。
相关知识
锁存器(Latch)是一种对脉冲电平敏感的存储单元电路,它们可以在特定输入脉冲电平作用下改变状态。锁存,就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存。锁存器的结构特点是交叉耦合(反馈),这是形成记忆能力的关键。
与非门构成的门控SR锁存器原理如下,在此基础上只需添加一根连线即可构建门控D锁存器。